集成
电路
系统公司
ICS87993I
1-
TO
-5 D
。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
F
EATURES
5 3.3V的差分LVPECL输出
可选的差分时钟输入
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
VCO范围：为200MHz至500MHz
对于“零延迟”时钟再生外部反馈
具有可配置频率
周期到周期抖动（ RMS） ： 20ps的（最大）
输出偏斜： 70ps （最大） ，在一个银行
3.3V电源电压
-40 ° C至85°C的工作环境温度
引脚兼容MPC993
G
ENERAL
D
ESCRIPTION
该ICS87993I是锁相环（PLL）时钟驱动器设计
专为冗余时钟树设计。该
HiPerClockS
设备接收两路差分LVPECL时钟
信号从它产生5个新differen-
TiAl基LVPECL时钟输出。两个输出端对的
再生输入信号的频率和相位，而
其他3双产生2倍，相位对齐的时钟输出。
外部PLL反馈将被用来还提供零延迟
缓冲性能。
,&6
该ICS87993I动态时钟开关（ DCS ）电路continu-
ously监控两个输入CLK信号。在检测到
故障（ CLK卡住高或低至少1期）中，
INP_BAD为CLK将被锁存（H）。如果该CLK是
主时钟时， DCS将切换到很好的辅助
时钟和相位/频率取向将发生以最小
输出相位扰动。典型的相撞击所致
通过一个失败的时钟被淘汰。
P
IN
A
SSIGNMENT
nQB0
nQB1
nQB2
QB0
QB1
QB2
V
CC
24 23 22 21 20 19 18 17
nQA1
QA1
nQA0
QA0
V
CC
V
CCA
Man_Override
PLL_SEL
25
26
27
28
29
30
31
32
1
NMR
V
CC
16
V
CC
INP0BAD
INP1BAD
Clk_Selected
V
EE
nEXT_FB
Ext_FB
V
EE
ICS87993I
32引脚QFP （ LQFP ）
采用7mm x 7mm X 1.4毫米
包体
Y封装
顶视图
2
nALARM_RESET
15
14
13
12
11
10
9
3
CLK0
4
nCLK0
5
CLK_SEL
6
CLK1
7
nCLK1
8
V
EE
B
LOCK
D
IAGRAM
PLL_SEL
Clk_Selected
INP1BAD
INP0BAD
Man_Override
Alarm_Reset
SEL_CLK
nCLK0
CLK0
nCLK1
CLK1
nEXT_FB
Ext_FB
NMR
87993AYI
动态切换
逻辑
nQB0
QB0
nQB1
QB1
÷2
PLL
÷4
nQB2
QB2
nQA0
QA0
nQA1
QA1
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1
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-5 D
。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
TYPE
输入
描述
低电平有效复位硕士。当逻辑低电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出
上拉
nQx变高。当逻辑高电平时，内部分隔和输出
被启用。 LVCMOS / LVTTL接口电平。
低电平时，复位输入恶劣标志和对齐CLK_SELECTED
上拉
与SEL_CLK 。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
名字
NMR
2
3
4
5
6
7
8, 9, 12
10
11
13
14
nALARM_RESET
CLK0
nCLK0
SEL_CLK
CLK1
nCLK1
V
EE
Ext_FB
nEXT_FB
Clk_Selected
INP1BAD
输入
输入
输入
输入
输入
输入
动力
输入
输入
产量
产量
INVER婷差分时钟输入。
时钟选择输入。当低，选择CLK0 ， nCLK0投入。当
下拉
高，选择CLK1 ， nCLK1投入。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉
INVER婷差分时钟输入。
负电源引脚。
下拉差分外部反馈。
上拉
差分外部反馈。
低，当CLK0 ， nCLK0被选中，HIGH时，CLK1 nCLK1
被选中。 LVCMOS / LVTTL接口电平。
表明检测到错误的输入参考时钟1的相对于所述
反馈信号。输出为高电平，并保持高电平，直到
报警复位ASSER特德。
表明检测到坏的输入参考时钟0的相对于所述
反馈信号。输出为高电平，并保持高电平，直到
报警复位ASSER特德。
核心供电引脚。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
模拟电源引脚。
手控装置。高电平时，禁止内部时钟切换circuitr年。
下拉
LVCMOS / LVTTL接口电平。
锁相环和基准时钟之间进行选择作为输入的
上拉
分频器。当低，选择的参考clock.When高，选择PLL 。
LVCMOS / LVTTL接口电平。
15
16, 17,
24, 29
18, 19
20, 21
22, 23
25, 26
27, 28
30
31
32
INP0BAD
V
CC
nQB2 ， QB2
nQB1 ， QB1
nQB0 ， QB0
nQA1 ， QA1
nQA0 ， QA0
V
CCA
Man_Override
PLL_SEL
产量
动力
产量
产量
产量
产量
产量
动力
输入
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
87993AYI
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TO
-5 D
。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
4.6V
-0.5V到V
CC
+ 0.5 V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
CC
V
CCA
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
80
15
最大
3.465
3.465
180
20
单位
V
V
mA
mA
T
ABLE
3B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
LVCMOS输入
LVCMOS输入
SEL_CLK ，
Man_Override
输入高电流
nALARM_RESET ，
PLL_SEL ，核磁共振
SEL_CLK ，
Man_Override
输入低电平电流
nALARM_RESET ，
PLL_SEL ，核磁共振
输出高电压;注1
测试条件
最低
2
-0.3
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-5
-120
2.4
0.5
典型
最大
3.3
0.8
5
120
单位
V
V
A
A
A
A
V
V
I
IL
V
OH
V
OL
输出低电压;注1
注1 ：输出端接50
到V
CC
/ 2 。参见参数测量信息科
"3.3V输出负载AC测试电路diagram" 。
T
ABLE
3C 。
。微分
DC
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IH
参数
CLK0 ， CLK1 ，
Ext_FB
输入高电流
nCLK0 ， nCLK1 ，
nEXT_FB
CLK0 ， CLK1 ，
Ext_FB
输入低电平电流
nCLK0 ， nCLK1 ，
nEXT_FB
峰 - 峰值输入电压
测试条件
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-5
-120
0.15
1.3
V
CC
- 0.85
最低
典型
最大
5
120
单位
A
A
A
A
V
V
I
IL
V
PP
共模输入电压;注： 1 ， 2
V
EE
+ 0.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用进展，最大输入电压为CLK ， NCLK为V
CC
+ 0.3V.
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TO
-5 D
。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
测试条件
最低
V
CC
- 1.4
V
CC
- 2.0
0.6
典型
最大
V
CC
- 1.0
V
CC
- 1.7
1.0
单位
V
V
V
T
ABLE
3D 。 LVPECL DC
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
摇摆
参数
输出高电压;注1
输出低电压;注1
峰至峰输出电压摆幅
注1 ：输出端接50
到V
CC
- 2V.
T
ABLE
4. AC - C
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
VCO
t
PWI
CLKX到Q
t
PD
传播延迟
CLKX到EXT_FB ;
注2
PLL_SEL = LOW
PLL_SEL = HIGH
FVCO
≤
360MHz
PLL_SEL = HIGH
FVCO
≤
500MHz
20 ％至80％ @ 50MHz的
参数
PLL VCO锁定范围
测试条件
最低
200
25
2.8
-150
-150
200
3.45
0
0
典型
最大
500
75
4.1
170
200
800
70
100
20
测试条件：
典型的条件
10
200
100
f
≤
360MHz
45
50
25
400
200
55
20
10
单位
兆赫
%
ns
ps
ps
ps
ps
ps
PS /周期
PS /周期
PS /周期
PS /周期
%
ps
ms
t
R /
t
F
输出上升时间
输出偏斜;
注3
内银
所有输出
75MHz的输出;
注1 ，4-
150MHz的输出;
注1 ，4-
75MHz的输出;
注1 ， 5
150MHz的输出;
注1 ， 5
t
SK （ O）
元/周期
变化率
期间
ODC
输出占空比
周期到周期抖动（ RMS） ;注1
PLL锁定时间;注1
t
JIT （ CC ）
t
L
在f测量所有参数
最大
除非另有说明。
注1 ：这些参数由特性保证。在生产中测试。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差，
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注4 ：规格保持为两个信号之间的时钟切换不超过400PS的相位差越大。
每个周期三角洲期变化平均时钟切换游览。
注5 ：规格保持着两个信号再没之间的时钟切换超过±
π
异相。
每个周期三角洲期变化平均时钟切换游览。
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。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
P
ARAMETER
M
EASUREMENT
I
载文信息
V
CC
, V
CCA
= 2V
V
CC
Qx
范围
nCLK0,
nCLK1
V
PP
LVPECL
nQx
交叉点
V
CMR
CLK0,
CLK1
V
EE
V
EE
= -1.3V ± 0.165V
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
D
。微分
I
NPUT
L
伊维尔基尼
nQx
Qx
NQY
Qy
TSK （ O）
nQAx ，
nQBx
nQAx ，
nQBx
t
周期
n
t
JIT （ CC ） =
t
周期n -
t
周期n + 1个
1000次
O
安输出
S
KEW
C
YCLE
-
TO
-C
YCLE
J
伊特尔
80%
时钟
输出
80%
V
SW I N G -
nQAx ，
nQBx
nQAx ，
nQBx
脉冲宽度
t
期
20%
t
R
t
F
20%
ODC =
t
PW
t
期
O
安输出
R
ISE
/F
所有
T
IME
87993AYI
ODC &吨
P
ERIOD
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REV 。 B 2003年5月21日
t
周期n + 1个
QQ：2881677436 复制
