飞思卡尔半导体公司
睡眠模式
该设备配备有一个可选的睡眠或低
功率模式。睡眠模式松树是异步的，
高电平有效。在正常操作中， ZZ引脚被拉低。
当ZZ被拉高时，芯片会进入睡眠模式，
该设备将达到尽可能低的功耗情况。该
睡眠模式的时序图显示操作模式：
正常运行时，没有读/写允许和睡眠模式。
正常工作
所有的输入必须满足建立和保持睡觉前时间
而从睡眠中恢复后tZZR纳秒。时钟
（K ）也必须满足在这些周期的高电平和低电平时间
周期。两个周期之前睡觉，要么读或启动
不允许写操作。
没有读/写允许
睡眠模式
该内存自动取消本身。拉姆断开
nects其内部时钟缓冲器。外部时钟可以contin-
UE的而不会影响该RAM的休眠电流（ IZZ ）运行。所有
输出将保持在一个高阻抗状态，而在睡眠模式。所有
输入被允许切换。该内存不会被选中，
并不会执行任何读取或写入。
是不允许的。如果一个写或读操作期间发生
这些周期中，存储器阵列可被损坏。合法性
数据从RAM中不能立即保证
之后， ZZ是断言（前睡眠是） 。在睡眠
模式恢复时，输出阻抗必须给
额外的时间以上并为了匹配以外tZZR
所需阻抗（见说明在输出阻抗
电路部分） 。
飞思卡尔半导体公司...
期间的时间刚好在睡眠和期间
恢复从睡眠状态，任何写入或读取信号的断言
串行边界扫描测试访问端口的工作
概观
在这个串行边界扫描测试访问端口（TAP ）
RAM被设计成与相一致的方式来操作
IEEE标准1149.1-1990 （通常被称为
JTAG） ，但是不执行所需的所有功能
对于IEEE 1149.1合规性。某些职能
修改或取消，因为其执行的地方
额外的延迟，在RAM的临界转速路径。不过，
该内存支持标准的TAP控制器架构。
（ TAP控制器的状态机，它控制所述
抽头的操作），并且可以预期的方式发挥功能
不与装置的符合IEEE的操作发生冲突
1149.1标准的水龙头。 TAP在工作时使用conven-
tional JEDEC标准8-1B低电压（ 3.3 V） TTL / CMOS
逻辑电平信号。
禁用测试访问端口
因此能够使用该设备，而无需利用在TAP 。对
禁用TAP控制器不正常的干扰
该装置的操作，必须将TCK连接到VSS ，以排除
中级投入。 TDI和TMS被设计成一个非驱动
输入将产生相同的应用程序的响应
逻辑1 ，并且可以悬空。但它们也可以是
通过一个1K的电阻连接到VDD 。 TDO应留有不整合
连接的。
TAP直流工作特性
(2.375 V
≤
VDD
≤
3.6 V ， 0 ℃，
≤
TA
≤
70 ° C，除非另有说明）
参数
逻辑输入逻辑高
逻辑输入逻辑低
逻辑输入漏电流
CMOS输出逻辑低
CMOS输出逻辑高电平
TTL输出逻辑低
TTL输出逻辑高电平
注意事项：
1. 0 V
≤
VIN
≤
VDD为所有的逻辑输入引脚。
2. IOL1
≤
100
A
@ VOL = 0.2 V.采样，而不是100 ％测试。
3. | IOH1 |
≤
100
A
@ VDDQ - 0.2 V采样，而不是100 ％测试。
4. IOL2
≤
8毫安@ VOL = 0.4 V.
5. | IOH2 |
≤
8毫安@ VOH = 2.4 V.
符号
VIH1
VIL1
ILKG
VOL1
VOH1
VOL2
VOH2
民
1.2
– 0.3
—
—
VDD - 0.2
—
2.4
最大
VDD + 0.3
0.4
±
5
0.2
—
0.4
—
单位
V
V
A
V
V
V
V
1
2
3
4
5
笔记
MCM63R836MCM63R918
14
欲了解更多有关该产品，
转到： www.freescale.com
摩托罗拉快速SRAM
