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IDT72T54242 / 72T54252 / 72T54262 2.5V QUAD /双TeraSync
DDR / SDR FIFO
32K ×10× 4 / 16K ×20× 2 ， 64K ×10× 4 / 32K ×20× 2和128K ×10× 4 / 64K ×20× 2
D0 - D39 （ X10 ， X20 ， X40或）
商业和工业
温度范围
IW [1 ：0]的
wddr
*WEN0
*WSC0
*WCLK0
输入
解复用
10
RDDR
REN0*
RSC0*
RCLK0*
写控制
逻辑
读控制
逻辑
写指针
读指针
*PAF0
*FF0
CFF
内存
ARRAY
状态标志
逻辑
8,192 x 40
16,384 x 40
32,768 x 40
状态标志
逻辑
PAE0*
EF0*
持续进修基金
SCLK
斯文
SREN
SDI
SDO
FSEL [1 ：0]的
PFM
太太
PRS
TCK
TRST
TMS
TDI
TDO
可编程
标志控制
回声输出
ERCLK0*
EREN0*
HSTL I / O
控制
RESET
逻辑
IOSEL
JTAG控制
（边界扫描）
10
OW [1 ：0]的
产量
MUX
OE0*
Q0 - Q39 （ X10 ， X20 ， X40或）
6158 drw03A
注意事项：
1.本框图仅示出了用于FIFO 0的体系结构，共有4的FIFO是该设备全部用相同的体系结构内。
2. *表示专用信号为设备内的每个内部FIFO 。
图1.四核/双框图
5
2005年3月22日
