IDT72T54242 / 72T54252 / 72T54262 2.5V QUAD /双TeraSync

DDR / SDR FIFO

32K ×10× 4 / 16K ×20× 2 ， 64K ×10× 4 / 32K ×20× 2和128K ×10× 4 / 64K ×20× 2

商业和工业

温度范围

引脚说明（续）

符号

PAF0/1/2/3

（续）

PD

名字

I / O类型

描述

可编程

HSTL - LVTTL这个标志可以同步或异步方式运行取决于PFM引脚的沙爹

几乎全部Flags0-3输出

(1)

在主复位。如果选择双模式

PAF1

和

PAF3

未使用，可以悬空。

掉电

HSTL - LVTTL此输入提供相当省电的HSTL / eHSTL模式。如果该引脚为低电平时，输入

输入

电平转换器的所有数据输入管脚，时钟和非必要的控制引脚断开。

当

PD

拉高，上电时序的时序将收到输入要坚持

将被识别。它使用户断电的时候尊重这些条件是必不可少

部和部分通电，从而不产生欠幅脉冲或毛刺上的时钟，如果时钟

是自由运行的。

PD

不提供任何功率消耗的节省，当输入是

配置为LVTTL 。

CMOS

(2)

输入

在主复位，在PFM高电平选择同步

PAE / PAF

标志时序，低中

主复位异步选择

PAE / PAF

标志时序。该引脚控制所有

PAE / PAF

标志输出。

PFM

PRS0/1/2/3

可编程

旗模式

部分复位

HSTL - LVTTL这些都是局部复位输入端为每个内部FIFO。读，写，标志指针和输出

输入

寄存器都将被设置为零时，局部复位被激活。在部分复位，现有模式

（ IDT或FWFT ） ，输入/输出总线宽度和速度模式，和所述可编程标志设置都

保留。如果选择双模式，

PRS1

和

PRS3

未使用，应该被连接到V

CC

.

HSTL - LVTTL这些数据输出的设备。数据被从部分通过这些输出用读

产量

(1)

各读端口时钟和使能。在四模式下，这些输出提供了四种不同的总线

来自四个独立的FIFO 。 Q [ 9 ： 0]为FIFO [ 0 ] ， Q [ 19:10 ]为FIFO [1] ， Q [ 29:20 ]为FIFO [ 2 ] ， Q [ 39:30 ]

为FIFO [3]。在双通道模式下，这些输出提供来自两个独立的FIFO中的两个独立的总线。

Q [ 19 ：0]为FIFO [0]和Q [ 39:20 ]为FIFO [2]。

Q[39:0]

数据输出总线

RCLK0/1/2/3

读时钟0/1/2/3 HSTL - LVTTL这些是对应于每一个所读取的端口4的FIFO的时钟输入。如果双模式

输入

选中然后RCLK1和RCLK3不使用，应连接至GND 。在SDR模式数据

将在RCLK时的上升沿访问

任

和

RCS

是低电平，在RCLK的上升沿。

在DDR模式的数据将在RCLK时的上升沿和下降沿进行访问

任

是低的。

读片选

HSTL - LVTTL这些是对应于每一个所读取的端口的四个FIFO中读出的芯片选择输入端。这

输入

引脚提供同步控制的读端口和所述输出数据总线的高阻抗的控制。

RCS

仅采样在RCLK的上升沿。在船长或部分复位该输入是做不

小心，如果

OE

为低电平的数据输入将处于低阻抗无关的状态

RCS 。

如果双

选择的模式，然后

RCS1

和

RCS3

未使用，应该被连接到V

CC

.

HSTL - LVTTL这些是读使能对应于每个所读取的端口4的FIFO的输入。在SDR ，

输入

当这个信号（和

RCS ）

被低数据将从FIFO存储器上被发送到输出总线

RCLK的每个上升沿。在DDR模式中，数据将在两个上升沿和下降沿进行访问

的RCLK 。注意：在DDR模式下

任

和

RCS

仅采样在RCLK的上升沿。新

数据总是从上升沿不RCLK的下降沿开始。如果选择双模式

然后

REN1

和

REN3

未使用，应该被连接到V

CC

.

在主复位，该引脚选择输出端口DDR或SDR的形式来操作。如果RDDR为高电平时，

然后一个字被读出上的相应RCLK0 ，1，2和3输入的上升沿和下降沿。如果RDDR

为LOW ，则一个字只在适当RCLK0 ，1，2和3输入的上升沿读取。

HSTL - LVTTL串行时钟来写和读的

PAE

和

PAF

偏移寄存器。上的每一个上升沿

输入

SCLK ，当

斯文

低，一位数据被移入

PAE

和

PAF

寄存器。上升沿

每个SCLK ，当

SREN

低，一位数据被移位的出

PAE

和

PAF

偏移寄存器。

的阅读

PAE

和

PAF

寄存器是无损的。如果编程

PAE / PAF

OFFSET

寄存器通过JTAG端口完成，这个输入必须连接到V

CC

.

LVTTL

产量

(1)

此输出用于读出的数据从可编程标志偏移寄存器。它结合使用

与

SREN

和SCLK信号。

CMOS

(2)

输入

RCS0/1/2/3

REN0/1/2/3

读使能

RDDR

读端口DDR

SCLK

串行时钟

SDO

SREN

串行数据

串行读使能HSTL - LVTTL当

SREN

SCLK的上升沿的内容之前被拉低

PAE

和

PAF

输入

偏移寄存器复制到一个串行移位寄存器。而

SREN

保持低电平，在每个上升沿

SCLK的边缘，数据的一个位被移出该串行移位寄存器的通过SDO输出引脚。

如果编程

PAE / PAF

偏移寄存器通过JTAG端口完成，这个输入必须置为高电平。

串行写入启用

HSTL - LVTTL在SCLK时的每个上升沿

斯文

为低，从FWFT / SI引脚的数据是串行加载

输入

进入

PAE

和

PAF

寄存器。如果编程

PAE / PAF

偏移寄存器通过完成

JTAG端口，输入必须连接到高电平。

8

2005年3月22日

斯文