SN65LV1023A
SN65LV1224B
SLLS621C - 2004年9月 - 修订2006年2月
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时序图和测试电路（续）
PWRDN
2V
0.8 V
REFCLK
1.5 V
t
(DSR1)
数据
R
I
±
t
D（ ZHL ）
LOCK
3-State
t
D（ ZH ）
或T
D（ ZL ）
R
OUT
[9:0]
3-State
同步符号或D
IN
[9:0]
t
D（ HZ ）
或T
D（ LZ）
3-State
同步模式
3-State
不重要
RCLK
3-State
RCLK_R / F =低
3-State
任
图16.解串器PLL锁定时间和PWRDN三态延迟
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