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SN65LV1023A
SN65LV1224B
SLLS621C - 2004年9月 - 修订2006年2月
时序图和测试电路（续）
t
TCP
TCLK
1.5 V
1.5 V
1.5 V
对于TCLK_R / F =低
t
SU（ DI ）
D
IN
[9:0]
1.5 V
格局
HOLD
t
小时（ DI）的
1.5 V
图8.串行建立/保持时间
寄生包装和
走线电容
3V
DEN
0V
t
D（ HZ ）
D
O
+
13.5
1.1 V
D
O
DEN
13.5
50%
V
OL
50%
D
O
±
V
OH
50%
50%
1.1 V
t
D（ LZ）
t
D（ ZL ）
1.1 V
t
D（ ZH ）
1.5 V
1.5 V
图9.串行高阻态测试电路和时序
PWRDN
2V
0.8 V
1026周期
t
D（ HZ ）
或T
D（ LZ）
TCLK
t
D（ ZH ）
或T
D（ ZL ）
t
PLD
D
O
±
3-State
输出活动
3-State
图10.串行器PLL锁定时间和PWRDN高阻抗状态时滞
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