CY7C1541V18 ， CY7C1556V18
CY7C1543V18 ， CY7C1545V18
72 - Mbit的QDR -II + SRAM 4字突发
建筑学（ 2.0周期读延迟）
特点
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CON连接gurations
随着2.0次读周期延迟：
CY7C1541V18 - 8M ×8
CY7C1556V18 - 8M ×9
CY7C1543V18 - 4M ×18
CY7C1545V18 - 2M ×36
分开独立的读取和写入数据端口
支持并发事务
375 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在750 MHz的数据传输），在375 MHz的
可在2.0个时钟周期的延迟
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
数据有效引脚（ QVLD ）来表示输出有效数据
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8V ± 0.1V ; IO V
DDQ
= 1.4V至V
DD [1]
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
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功能说明
该CY7C1541V18 ， CY7C1556V18 ， CY7C1543V18和
CY7C1545V18是1.8V同步SRAM的流水线，
配备QDR-II +架构。类似于QDR-II架构设计师用手工
tecture ， QDR-II + SRAM的由两个单独的端口：读
端口和写端口以访问存储器阵列。读端口
有专用的数据输出来支持读操作，
写端口有专用的数据输入来支持写操作。
QDR-II +架构具有分离的数据输入和数据输出
要完全消除需要“掉头”的数据总线
存在与普通的IO设备。每个端口被访问
通过一个公共地址总线。用于读写地址
地址锁存输入的备选上升沿（ K）
时钟。接入到QDR-II +读写端口是
完全相互独立的。为了最大限度地提高数据
吞吐量，读写端口都配备了DDR
接口。每个地址位置与4个8位相关
字（ CY7C1541V18 ），9位字（ CY7C1556V18 ） ， 18位
字（ CY7C1543V18 ） ，或36位字（ CY7C1545V18 ），该
相继爆出进入或离开设备。由于数据传输
ferred进入和离开设备的两个输入端的每个上升沿
时钟（K和K） ，存储器带宽最大化而simpli-
fying系统设计，消除公交“开通变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
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选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
375兆赫
375
1300
1300
1300
1370
333兆赫
333
1200
1200
1200
1230
300兆赫
300
1100
1100
1100
1140
单位
兆赫
mA
记
1. QDR联盟规范V
DDQ
为1.5V + 0.1V 。赛普拉斯QDR器件超过QDR联盟规范，并能够支持
V
DDQ
= 1.4V至V
DD
.
赛普拉斯半导体公司
文件编号： 001-05389修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月6日
[+ ]反馈
