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SN65LVDS302
SLLS733B - 2006年6月 - 修订2007年2月
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3通道模式
虽然LS0保持低电平， LS1是高举SN65LVDS302收到了三个SubLVDS数据有效载荷数据
对： D0，D1和D2 。在PLL锁定到SubLVDS时钟输入和内部由一个因子乘以时钟
10.内部高速时钟用于转移在D0，D1和D2中的数据有效载荷，并进行反序列化10
从每对数据的比特。
图5
示出了定时和所述数据有效负载的映射到30位的
框架。而在这种模式下， PLL锁定的时钟是在20MHz的范围内，通过65兆赫。
CLK -
CLK +
D0 +/- CHANNEL
CP R7 R6 R5 R4 R3 R2 R1 R0 VS CP R7 R6
D1 +/-通道
水库G7 G6 G5 G4 G3 G2 G1 G0 HS水库G6 G7
D2 +/- CHANNEL
水库B7 B6 B5 B4 B3 B2 B1 B0 DE水库B7 B6
图5.数据和时钟输入3 - CHM （ LS0 =低; LS1 =高）
掉电模式
该SN65LVDS302接收机有两种省电模式，方便高效的电源管理。
关断模式
在RXEN引脚上的低电平输入信号放SN65LVDS302进入关断模式。这将关闭大部分
接收器电路包括SubLVDS接收器，PLL和反序列化器。该SubLVDS差分输入
阻力依然100
,
而任何输入信号被忽略。所有输出将举行静态输出模式：
R [O ： 7 ] = G [ 0 ： 7 ] = B [ 0 ： 7 ] = VS = HS =高; DE = PCLK =低。
目前的平局在关断模式下将接近零，如果subLVDS输入开路或拉高。
待机模式
该SN65LVDS302将进入待机模式，当SN65LVDS302是不是在关断模式，但
SubLVDS时钟输入端的共模电压是0.9以上
×
V
DDLVDS
。 CLK输入包括一个上拉
电路向SubLVDS时钟输入共模电压移动到V
DDLVDS
在没有输入信号的。所有
电路除了SubLVDS时钟输入待机显示器关闭。该SN65LVDS302也将进入
待机模式时，在CLK输入端输入时钟频率低于500kHz的。该SubLVDS输入
阻力依然100
而对数据的任何输入信号的输入D0，D1和D2变得忽略。所有
输出将举行静态输出模式：
R [O ： 7 ] = G [ 0 ： 7 ] = B [ 0 ： 7 ] = VS = HS =高; DE = PCLK =低。
在待机模式下绘制电流将非常低。
主动模式
在RXEN高输入信号与CLK输入信号切换速度快于3 MHz和V组合
ICM
较小
比1.3 V迫使SN65LVDS302进入主动模式。电流消耗在主动模式取决于
操作频率和数据转换中的数据有效载荷的数量。在3 CLK输入频率
兆赫和4兆赫激活设备，但适当的PLL功能并不安全。它不推荐
操作在活跃模式的SN65LVDS302在低于4MHz的CLK频率。
收购模式（ PLL途径锁定）
当SN65LVDS302启用和存在于SubLVDS时钟输入时，PLL将锁定追寻到输入
时钟。而PLL锁定追求输出数据总线将举行静态输出模式：
R [O ： 7 ] = G [ 0 ： 7 ] = B [ 0 ： 7 ] = VS = HS =高; DE = PCLK =低。
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