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SN65LVDS302

SLLS733B - 2006年6月 - 修订2007年2月

功能说明

反序列化模式

该SN65LVDS302接收器具有操作通过链接选择引脚LS0和LS1控制的三种模式。

表2

示出的操作的解串器模式。

表2.逻辑表：链接选择操作模式

LS1

0

0

1

1

LS0

0

1

0

1

1ChM

2ChM

3ChM

操作模式

1通道模式（ 30位序列号率）

2声道模式（ 15位序列号率）

3通道模式（ 10位序列率）

版权所有

数据链接状态

D0活跃;

D1，D2禁用

D0，D1活性;

D2禁用

D0，D1， D2的活性

版权所有

1通道模式

虽然LS0和LS1保持低电平时， SN65LVDS302接收有效载荷数据通过单SubLVDS数据对，

D0 。在PLL锁定到SubLVDS时钟输入和内部通过30.内部的因子乘以时钟

高速时钟用于转移在D0中的数据有效载荷和反序列化的数据的30个比特。

科幻gure 3

说明

的定时和所述数据有效负载的映射到30位的帧。内部高速时钟是由分

的30倍，以重新创建像素时钟和数据有效载荷与像素时钟被呈现在所述输出

总线。预留位和奇偶校验位不输出。而在这种模式下， PLL锁定的时钟是在

范围为4兆赫至15兆赫。这个模式的目的是为那些不需要的较小的视频显示格式

该SN65LVDS302的全带宽能力。

CLK -

CLK +

D0 +/- CHANNEL

水库水库CP R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 G3 G2 G1 G0 B7 B6 B5 B4 B3 B2 B1 B0 HS VS DE水库水库CP R7 R6

图3.数据和时钟在1 - CHM输入（ LS0和LS1 =低）

2声道模式

虽然LS0保持高LS1保持低电平时， SN65LVDS302收到了两个SubLVDS数据有效载荷数据

对， D0和D1 。在PLL锁定到SubLVDS时钟输入和内部由15个系数乘以时钟。

内部高速时钟用于转移在D0和D1中的数据有效载荷和反序列化的数据为15位

从每对。

图4

示出了定时和所述数据有效负载的映射到30位的帧。该

内部高速时钟是由15个系数来重建的像素时钟，并且所述数据有效负载以像素分割

时钟被呈现在输出总线上。预留位和奇偶校验位不输出。而在这种模式下， PLL的

可以锁定到一个时钟，它是在8MHz的范围内，通过30兆赫。

CLK -

CLK +

D0 +/- CHANNEL

CP R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 VS水库CP R7 R6

D1 +/-通道

水库G3 G2 G1 G0 B7 B6 B5 B4 B3 B2 B1 B0 HS DE水库G3 G2

图4.数据和时钟输入2 - CHM （ LS0 =高; LS1 =低）

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