设计注意事项
In
CLKOUT
同步模式（适用于1.2 V器件） ，
CLKOUT
是主时钟到SDRAM 。使用
以下连接：
- 通过缓冲器来连接所述振荡器输出
CLKIN
.
- 连接
CLKOUT
通过零延迟缓冲器到从设备（例如， SDRAM）的使用
以下指导原则：
从站之间的最大延迟
CLKOUT
必须不超过0.7纳秒。
上的最大载荷
CLKOUT
不得超过10 pF的。
使用零延迟缓冲器与一个抖动小于0.3纳秒。
- 所有的时钟模式是在这个时钟方案有效。
注意：
看到时钟章
MSC8122参考手册
了解详细信息。
如果60X兼容的系统总线未使用， SIUMCR [ PBSE ]时，
PPBS
可以是断开的。
否则，应当拉升。
下列信号：
SWTE ， DSISYNC ， DSI64 ， MODCK [1-2] ， CNFGS ， CHIPID [ 0-3 ]
,
RSTCONF
和
BM[0–2]
是
用于配置MSC8122和采样上的的无效
PORESET
信号。因此，他们
应该连接到
GND
or
V
DDH
或通过一个下拉或上拉电阻，直到所述的无效
PORESET
信号。
当它们被使用时，
INT_OUT
（如果SIUMCR [ INTODC ]清零） ，
NMI_OUT
和
IRQxx
（如果没有完整的驱动器）
信号必须被拉高。
当启用了以太网控制器和SMII模式被选择时，
GPIO10
和
GPIO14
必须不
外部连接到任何信号线。
注意：
有关配置的详细信息，请参阅
MSC8122用户指南
和
MSC8122参考手册。
为
附加的信息，请参考
MSC8122设计清单
(AN2787).
4.4外部SDRAM的选择
在一个系统中实现的外部总线速度确定总线上所使用的SDRAM的速度。不过，
因为在各种SDRAM制造商在时间特性的不同，你可能使用一个更快
额定速度SDRAM ，以保证整个总线高效的数据传输。例如，对于166 MHz运行，你可以
必须使用183或200MHz的SDRAM中。始终执行使用MSC8122总线时序详细的时序分析
价值观和制造商规格的SDRAM ，以确保您的系统设计中的正确操作。
在SDRAM规范中列出的输出延迟通常为30 pF的负载定。规模数量的
使用由SDRAM制造商提供的典型尺度一些具体的电路板负载。
MSC8122技术资料，启示录13
4-4
飞思卡尔半导体公司
