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NT256D64S8HA0G
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
用于对模块AC时序规范的DDR SDRAM器件
( T
A
= 0 ° C 70 ℃; V
DDQ
= 2.5V ± 0.2V; V
DD
= 2.5V ± 0.2V ，见AC特性） （第1部分2 ）
符号
t
AC
t
DQSCK
t
CH
t
CL
t
CK
t
CK
t
DH
参数
从CK DQ输出访问时间/
CK
从CK DQS输出访问时间/
CK
CK高电平宽度
CK低电平宽度
时钟周期时间
CL=2.5
CL=2
-7K
分钟。
-0.75
-0.75
0.45
0.45
7
7.5
0.5
马克斯。
+0.75
+0.75
0.55
0.55
12
12
分钟。
-0.75
-0.75
0.45
0.45
7.5
10
0.5
-75B
马克斯。
+0.75
+0.75
0.55
0.55
12
12
分钟。
-0.8
-0.8
0.45
0.45
8
10
0.6
-8B
马克斯。
+0.8
+0.8
0.55
0.55
12
12
单位
ns
ns
t
CK
t
CK
ns
ns
ns
笔记
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
,15,16
1,2,3,4
,15,16
1,2,3,4
1, 2, 3,
4, 5
1, 2, 3,
4, 5
1,2,3,4
1,2,3,4
1,2,3,4
DQ和DM输入保持时间
t
DS
t
DIPW
t
HZ
DQ和DM输入建立时间
DQ和DM输入脉冲宽度（每个输入）
从数据输出高阻抗的时间
CK /
CK
数据输出低阻抗时间
CK /
CK
DQS -DQ歪斜（ DQS &联系DQ
信号）
DQS -DQ歪斜（ DQS &所有DQ信号）
最小半时钟周期期间对任何给定
0.5
1.75
-0.75
+0.75
0.5
1.75
-0.75
+0.75
0.6
2
-0.8
+0.8
ns
ns
ns
t
LZ
-0.75
+0.75
-0.75
+0.75
-0.8
+0.8
ns
t
DQSQ
t
DQSQA
t
HP
0.5
0.5
t
CH
or
t
CL
t
HP
-
0.75ns
0.75
0.35
0.2
0.2
14
0
1.25
t
CH
or
t
CL
t
HP
-
0.75ns
0.75
0.35
0.2
0.2
15
0
0.5
0.5
t
CH
or
t
CL
t
HP
-
1.0ns
1.25
0.75
0.35
0.2
0.2
16
0
0.6
0.6
ns
ns
t
CK
周期;由CLK高（ T定义
CH
)
或CLK低（T
CL
）时间
t
QH
t
DQSS
t
DQSL ，H
t
DSS
t
DSH
t
MRD
t
WPRES
从DQS数据输出保持时间
写命令第一DQS闭锁
过渡
DQS输入低（高）脉冲宽度
（写周期）
DQS下降沿到CK建立时间
（写周期）
DQS从CK下降沿保持时间
（写周期）
模式寄存器设置命令周期时间
写序言建立时间
t
CK
1.25
t
CK
t
CK
t
CK
t
CK
ns
ns
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1,2,3,4
1, 2, 3,
4, 7
1, 2, 3,
4, 6
1,2,3,4
2, 3, 4,
9, 11,
12
2, 3, 4,
t
WPST
t
WPRE
t
IH
写后同步
写序言
地址和控制输入保持时间
（快速压摆率）
地址和控制输入建立时间
（快速压摆率）
地址和控制输入保持时间
（慢摆率）
0.40
0.25
0.9
0.60
0.40
0.25
1.1
0.60
0.40
0.25
1.1
0.60
t
CK
t
CK
ns
t
IS
0.9
1.1
1.1
ns
9, 11,
12
2, 3, 4,
t
IH
1.0
1.1
1.1
ns
10, 11,
12, 14
初步
9
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南亚科技股份有限公司。
