功能性器件操作
逻辑命令和寄存器
图21
描述了在DBUS串行发生了什么
接送。在这种状态机的状态转移是
同步与经缩放DBUS， 1/3的正边沿
位时钟和初始状态为WAIT_FRAME_DLY 。初始
进入这个状态通过复位造成的，中止，或通过使
变为非活动状态。这些情况会导致异步
进入这种状态。出口到下一个状态，
WAIT_SIG_DLY_0 ，需要同步。
当使能是真实的并且在至少一个有效的条目
发送FIFO中， DBUS帧信号被拉低到
开始的帧。各国通过WAIT_SIG_DLY_0
前WAIT_SIG_DLY_2创建一个DBUS位时间延迟
第一个数据位的开始。 WAIT_SIG_DLY_2后，将
DBUS_BIT_PTR被初始化为总字长，如
在MSX ， SWLENx和CRCLENx位决定。该
然后XFER_DBUS_BIT_0状态输入。
XFER_DBUS_BIT_0通过XFER_DBUS_BIT_2形式
环，其中每个通对应于一个DBUS位时间。
在该位的前三分之一的DSIxS信号为低电平，在此期间
第二个第三个DSIxS较低的零或为高一，
位时间的最后三分之一时DSIxS高。这提供
不是最后的CRC位的结束，位指针
递减，并且该循环重复。
在最后的CRC位，该DBUS_R_PUSH状态
输入。该状态确保了CRC标志是稳定之前
以调整接收（和发送） FIFO指针。该
DBUS_X_POP状态可防止X_FIFO_POP从
发生在同一时间作为R_FIFO_PUSH 。
DBUS_X_POP后，状态转换回
WAIT_FRAME_DLY状态。这种状态下确保适当的框架
间隔被允许存储电容器充电在
远程节点。请注意，延迟计数器的复位
最后的CRC位端，使延迟时间可以开始的时间
出即使在DBUS_R_PUSH和DBUS_X_POP
国家正在处理中。
图22
描述了发送的FIFO的操作。
该FIFO为四个层次深，包括它的舞台
由SPI和其提供的数据的阶段写入到
当前DBUS串行传输。在这种状态转换
状态机发生在X_FIFO_PUSH的后缘
和X_FIFO_POP 。
当该FIFO完全是空的， SPI可以写
四个新的值来填充FIFO ，而无需等待任何动作
对FIFO的DBUS的一面。值是
推
进入
FIFO的SPI接口和值
膨化
之后便
已经连续发出了DBUS接口。当
FIFO为满时，附加的尝试写入的新数据
SPI侧被忽略（主机MCU应确认
TFNFx状态位被写入更多的数据到FIFO）之前设置。
复位，中断，或启用将为零的原因
异步入门到TX_IDLE状态，
对应于所述FIFO的空状态。 push和pop
指针被清零， X_FIFO_EMPTY设置为true 。
X_FIFO_PUSH导致推指针是递增的，
X_FIFO_EMPTY被设置为false ，国家过渡
到TX_NOT_EMPTY 。推送请求来自SPI
传输状态机后的新值被写入到
FIFO中。
州TRANSISITONS OCCUR
对POS边缘SCALED
DBUS 1/3
RD
位时钟
RSTB ACTIVE或ABORT或 EN /
RESET_DELAY_CNTR ;
DSIF = 1， DSIS = 1;
WAIT_FRAME_DLY
DELAY_OVER &
X_FIFO_NOT_EMPTY /
DSIF = 0;
WAIT_SIG_DLY_0
DBUS_BIT_PTR = 8至15，或23 ;
DSIS = 0;
WAIT_SIG_DLY [0..2]原因1位时间DLY TO 1
ST
位下降沿
WAIT_SIG_DLY_1
WAIT_SIG_DLY_2
LAST_CRC_BIT /
DBUS_BIT_PTR = DBUS_BIT_PTR - 1;
DSIS = 0;
XFER_DBUS_BIT_0
DSIS =数据;
XFER_DBUS_BIT_1
DSIS = 1;
XFER_DEBUS_BIT_2
R_FIFO_PUSH = 0;
X_FIFO_POP = 0;
DBUS_X_POP
DBUS_R_PUSH
LAST_CRC位/
DSIF = 1， DSIS = 1;
RESET DELAY_CNR ;
R_FIFO_PUSH = 1
X_FIFO_POP = 1;
DBUS转移图21.状态图
33780
模拟集成电路设备数据
飞思卡尔半导体公司
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