章
8.I/O
ポート
節／項
8.8
ポート
7
タイトル
ページ
258
279
変更内容（詳細はマニュアル参照）
図
8.15ポート 7
の端子機½修正
表
8.26ポート B
の端子機½PB3/D3/CS4
~PB0 / D0 / HIRQ3の说明修正
8.12.3
端子機½
9.8
ビット
PWM
タイマ（ PWM ）
10.14
ビット
PWM
タイマ（ PWMX ）
1116
ビットフリー
ランニングタイマ
（ FRT ）
9.1.4
レジスタ構成
285
表
9.2レジスタ構成注½加
10.1.4
レジスタ構成
300
表
10.2レジスタ構成注*2
修正
11.3.9 ICRD
と
OCRDM
のマスク信号
生成タイミング
11.6
½用上の注意
343
図
11.16インプットキャプチャマスク信号
のクリアタイミング図修正
349
図
11.21OCRAR/OCRAF
のライトとコンペ
アマッチ競合½加
12.8
ビットタイマ
（ TMR）的
12.2.6
シリアルタイマコントロール
レジスタ（ STCR ）
12.3.6
インプットキャプチャ動½
369
ビット
74
とビット
3
の説明修正
380、381
½加
407
図
13.2PWM
デコードタイミングチャート
修正
408
409
説明修正
表
13.5TCR
と
TCSR
の设定例のTMR1
TCR
ビット
4、3
説明修正
13.タイマコネク
ション
13.3.1 PWM
デコード
（ PDC信号生成）
13.3.3 8
ビットタイマ分周波½期測定
14.ウォッチドック
タイマ（ WDT ）
14.2.2
タイマコントロール／
ステータスレジスタ（ TCSR ）
14.5.6 OVF
フラグのクリア
426
ビット
7注½加
437
442
502
½加
送受信クロックを出力可½の項目½加
図
15.22IrDA
の送信／受信動½修正
15.シリアルコミュニ 15.1.1
特長
ケーションインタフェ
ース（ SCI ， IrDA）的
16I
2
C
バスインタ
フェース（ IIC ）
16.2.5 I
2
C
バスコントロールレジスタ
（ ICCR ）
16.2.7
シリアルタイマコントロール
レジスタ（ STCR ）
17.キーボードバッフ 17.1.4
レジスタ構成
ァコントローラ
17.2.4
モジュールストップコントロー
ルレジスタ（ MSTPCR ）
18.ホストインタ
フェース
19.D/A
変換
19.3
動½明
18.5
½用上の注意
15.3.5红外
動½
528
ビット
1
表中の
IRIC1
の
I
2
Cバスフォーマット
でマスタモードの説明（3）修正
537
ビット
3
の説明修正
571
577
表
17.2レジスタ構成修正
½加
612
修正
620
図
19.2D/A
変換器の動½例修正
