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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
PCI总线内核的详细说明
（续）
表6.嵌入式核心/ FPGA接口信号
（续）
符号
I / O
描述
时钟
DOMAIN
FCLK *
主数据写入FIFO信号
mwlastcycn
O
主最后写数据周期。
这个低电平有效的信号有两个功能：
a.
它被置为低电平，表明当前主起始地址码是
发送最后部分。可以断言之前的任何地址部分为
转，说明使用以前存储的地址中选择的
主保持寄存器。
maenn
必须在触发
mwlastcycn
中
最后的地址字。
b.
它被置为低电平，表明伴随主机写的数据是
最终的数据进行此操作。
mwdataenn
必须在触发
mwlastcycn
在最后的数据字。
O
主写FIFO数据启用。
此低电平有效信号使登记
数据总线的
MWDATA
（四端口模式）或
datafmfpga
（双端口模式）时
大师写操作进入主写数据FIFO 。
mwdataenn
应
不能断言，当主写数据FIFO已满，或者数据可能会丢失。
O
大师写的PCI总线保持。
对于PCI总线上的主机写传输，这
信号延迟传输开始（即
REQN
置），在PCI总线上，
让FPGA应用，填补了主写数据FIFO 。该交易
化开始时，
mwpcihold
置为无效或主写数据FIFO
已满。
mwpcihold
之前，应该无效
mwlastcycn
is
置，并且需要将一直保持为至少两
PCICLK
周期。
I
主写数据FIFO几乎满标志。
此低电平信号指示
只有四个空的64位地址留在主写数据
FIFO。
I
主数据写入FIFO满标志。
这个低电平有效信号表示该
主写数据FIFO满。
mwdataenn
绝不能断言时，
mw_fulln
是活动的。
mwdataenn
FCLK *
mwpcihold
PCICLK
mw_afulln
FCLK *
mw_fulln
FCLK *
*时钟源（ fclk1或
fclk2)
为FIFO接口（主机或目标）中选择了FPSC配置管理器。
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朗讯科技公司
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