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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
PCI总线内核的详细说明
（续）
PCI总线引脚信息
本节介绍了PCI总线接口，并在嵌入式核心/ FPGA接口信号。有些信号
定义的基础上的运作模式改变名称和位置。以下的操作模式进行说明
信号说明。 PCI总线信号的封装引脚位置可以在表42中，通过找到。
表5. PCI总线引脚说明
符号
制销
CLK
I
时钟。
提供定时对PCI总线上的所有数据，并输入到
OR3TP12设备。所有的PCI信号，除
RSTn低电平有效
和
INTAN ，
采样的上升
边缘
CLK ，
和所有其他的PCI总线时序参数都是相对于这个定义
边缘。
CLK
工作频率高达66兆赫，而最小频率为dc 。
复位。
低电平有效的信号用于复位整个PCI总线。
RSTn低电平有效
是异步的
to
CLK 。
当断言，是三态所有PCI输出信号。
地址和数据。
复用在相同的物理引脚。 A PCI总线交易CON组
接着是一个或多个数据段的地址相sists 。
在数据阶段，
AD [ 7：0]
包含至少显著字节和
AD [ 31:24]
CON-
覃最显著的字节。在内存命令时，
AD [ 31 ： 2 ]
线光谱
IFY的地址和
AD [ 1：0]
指定爆裂序列使用的类型。该表
下面概述根据的值爆破顺序
AD [ 1：0]
对于目标。
AD [ 1：0]
爆破顺序。
由目标00线性递增接受。
第一次移植后01目标脱节。
第一次移植后10目标脱节。
第一次移植后11目标脱节。
总线命令和字节使能。
低电平信号复用在同一
PCI引脚。在一个事务处理的地址相
c_ben [3 ：0]的
定义了总线
命令。在数据阶段，
c_ben [3 ：0]的
用作字节使能。字节
使是适用于整个数据相位，并确定哪个字节通道携带
有意义的数据。
奇偶校验。
指定跨越偶校验
AD [ 31：0]
和
c_ben [3：0 ] 。平价
是稳定的和
地址阶段后有效的一个时钟。对于数据的阶段，
PAR
是稳定的和有效的
一个时钟后
irdyn
断言在写交易或
trdyn
断言在
读事务。一旦
PAR
是有效的，但它仍然有效，直到完井后的一个时钟
灰中的当前数据相。主驱动器
PAR
对地址和写入数据
阶段;目标驱动器
PAR
对于读出的数据相。
周期帧。
当前主机驱动一个低电平有效的信号来表示
开始和接入时间。
FRAMEn
被认定，以表明一个总线交易
化开始。而
FRAMEn
被置位时，数据传输继续。当
FRAMEn
置为无效，该交易正处于最后阶段或已完成。
I / O
描述
RSTn低电平有效
I
地址和数据引脚
AD [ 31：0]
I / O
c_ben [3 ：0]的
I / O
PAR
I / O
接口控制引脚
FRAMEn
I / O
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朗讯科技公司
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