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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
PCI总线内核的详细说明
（续）
表6.嵌入式核心/ FPGA接口信号
（续）
符号
I / O
描述
时钟
DOMAIN
PCICLK
主机读取数据FIFO信号
（续）
mr_stopburstn
O
停止突发读取。
这个低电平信号被用于由FPGA应用到
终止读硕士的读突发长度达到之前。主
必须将所述PCI总线上的数据的这种信号是有效的，并且它是
建议持有这种信号，直到
ma_fulln
为无效。曾经断言，
这个信号需要一直保持为最少两个
PCICLK
周期。
O
目标FIFO清除。
这个低电平信号被异步地断言
FPGA应用以清除目标地址，读取和写入数据的FIFO ，
随着
tstatecntr 。
该信号不复位目标控制器的PCI
状态机，并且它不推荐用于终止当前
PCI交易。
I
目标逻辑就绪。
这个高有效信号表示该目标的FIFO
接口的FPGA应用程序准备好。此信号将是在非活动
PCI总线复位，目标FIFO清除设备的配置后，和多达16个时钟
化。此信号可从目标写入传送数据时被忽略
数据FIFO ，如果
pci_rstn
处于非活动状态。
I
目标国计数器。
表示目标FIFO接口的当前状态。
目标FIFO接口的详细信息可以在PCI总线核心目标被发现
控制器的详细说明本数据手册的部分。
I
丢弃定时器过期。
这个低电平有效信号表示该丢弃定时器
已过期和目标控制器删除当前事务哪些
被存储为一个延迟的事务。 FPGA应用应该停止
处理当前目标的交易。丢弃定时器是一个15位的
计数器，该计数器开始计数时的目标事务被存储。
O
目标中止。
该信号由FPGA应用中止未来
PCI Target和配置周期。一旦认定时，该信号需要
一直保持为至少两
PCICLK
周期。
O
目标重试。
此低电平信号由FPGA的应用
未来重试PCI Target和配置周期。一旦认定时，该信号
需要将一直保持为至少两
PCICLK
周期。
O
目标读延迟交易。
低电平信号指示亲
正如事实确定的未来PCI目标访问的延迟交易。这
适用于读取内存，I / O读取和I / O写入。进一步的描述是亲
vided表3对每个PCI操作。
deltrn
如果必须置
trburst-
pendn
为无效。曾经断言，这个信号需要一直保持为
至少两
PCICLK
个周期，并且不应同时电流焦油被改变
获得交易正在进行中。
总目标
tfifoclrn
—
t_ready
FCLK *
tstatecntr [3 ：0]的
FCLK *
disctimerexpn
FCLK *
T_ABORT
PCICLK
t_retryn
PCICLK
deltrn
PCICLK
*时钟源（ fclk1或
fclk2)
为FIFO接口（主机或目标）中选择了FPSC配置管理器。
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朗讯科技公司
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