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40MX和42MX FPGA系列
序贯模块时序特性
D
E
CLK
PRE
CLR
Y
（正边沿触发）
THD
D*
Tsud
t
WCLKA
tSUENA
tHENA
tWCLKI
tA
G， CLK
E
Q
PRE ， CLR
TCO
TRS
tWASYN
注意：
* D表示，涉及A，B ，和S的复用触发器的所有数据的功能。
图1-25
触发器和锁存器
1 -2 6
v6.0
