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40MX和42MX FPGA系列
解码模块时序
A
B
C
D
E
F
G
H
Y
A- G，H
50%
Y
的TPH1
TPLH
图1-28
解码模块时序
SRAM时序特性
写端口
WRAD [5：0 ]
BLKEN
文
WCLK
WD [7：0 ]
RAM阵列
3的2x8或64x4
（ 2 56位）
读端口
RDAD [5：0 ]
LEW
任
RCLK
RD [7 ：0]的
图1-29
SRAM时序特性
双端口SRAM时序波形
t
RCKHL
WCLK
t
ADSU
WD [7：0 ]
WRAD [5：0 ]
有效
t
温宿
文
t
BENSU
BLKEN
有效
t
BENH
t
WENH
t
ADH
t
RCKHL
注意：
相同的时序下降沿时钟。
图1-30
42MX SRAM写操作
1 -2 8
v6.0
