集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
靠近电源引脚。对于ICS8761 ，未使用的时钟输出可以
悬空。可选的C1和C2是备用脚印为
频率微调。
S
电气原理
E
XAMPLE
科幻gure 3
示出了ICS8761的示意例子。在这
例如，该输入是由一个ICS HiPerClockS从动LVHSTL
驱动程序。去耦电容应的物理位置
ZO = 50
R1
36
VDDO
VDD
ZO = 50
R2
输入接收器
GND
QC0
VDDOC
QC1
GND
QC2
VDDOC
QC3
GND
QD0
VDDOD
QD1
GND
QD2
VDDOD
QD3
C1
SP
1K
1K
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
R5
R6
U1
36
输入接收器
VDD
X1
25MHz,18pF
R7
10
C2
SP
VDD
C17
0.1u
C16
10u
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
REF_CLK
GND
XTAL1
XTAL2
VDD
XTAL_SEL
PLL_SEL
VDDA
VDD
D_SELC0
D_SELC1
OEC
OEA
D_SELA0
D_SELA1
GND
GND
Fb_out分别
VDDOFB
FB_IN
VDD
FBDIV_SEL0
FBDIV_SEL1
MR
VDD
D_SELD0
D_SELD1
OED
OEB
D_SELB0
D_SELB1
GND
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
VDDO
VDD
ZO = 50
R3
36
输入接收器
SP =备用，未安装
ICS8761
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
VDDO
GND
QA0
VDDOA
QA1
GND
QA2
VDDOA
QA3
GND
QB0
VDDOB
QB1
GND
QB2
VDDOB
QB3
ZO = 50
R4
逻辑输入引脚的例子
(U1,5)
VDD
(U1,9)
(U1,40)
(U1,44)
36
一套逻辑
输入为'1'
RU1
1K
VDD
一套逻辑
输入为'0'
RU2
SP
VDD
C6
0.1u
C5
0.1u
C4
0.1u
C3
0.1u
VDD=3.3V
VDDO=3.3V
输入接收器
以逻辑
输入引脚
RD1
SP
RD2
1K
以逻辑
输入引脚
(U1,23)
(U1,19)
VDDO
C7
0.1u
(U1,27)
(U1,31)
(U1,50)
(U1,54)
(U1,58)
(U1,62)
(U1,46)
C8
0.1u
C9
0.1u
C10
0.1u
C11
0.1u
C12
0.1u
C13
0.1u
C14
0.1u
C15
0.1u
F
IGURE
3. ICS8761
LOCK
G
enerator
S
电气原理
E
XAMPLE
8761CY
www.icst.com/products/hiperclocks.html
11
REV 。 2004年9月7日
