AD7851
模式4和5（自时钟模式）
在图38和图39的时序图对于间
面部模式4和5。接口模式4具有不连续
SCLK输出接口模式5有连续的SCLK
输出（ SCLK的校准过程中关闭内部
既方式4和5）。这些操作模式是特别
不同于所有自SCLK的其他模式和
SYNC
是
输出。该
SYNC
由器件产生的是在SCLK 。
在CLKIN引脚上的主时钟被直接路由到
SCLK引脚接口模式5 （连续SCLK ）和
CLKIN信号选通与
SYNC
给SCLK
（非连续）的接口模式4 。
在关于这两种操作模式中最重要的一点
模式是
当前的转换的结果在时钟输出
相同的转换
与此转换过程中，在写部分
为下一次转换。的布置示于图
37.如图38和图39示出了更详细的定时
图37的布置。
转换结果DUE TO
写N + 1是读到这里
写N + 1
读取n
转换
3.25s
写N + 2
读N + 1
转换N + 1
3.25s
写N + 3
的上升沿
CONVST
假设
6
兆赫CLKIN ） 。
在这
时间转换将是完整的，在
SYNC
将变为高电平，
和BUSY将变为低电平。的下一个下降沿
CONVST
的下降沿之后必须出现在至少330毫微秒
BUSY允许采样/保持放大器足够的收购
时，如图38，这给出了一个通过时间
3.68
s.
的最大吞吐量速率在这种情况下是272千赫。
输出串行移位
寄存器复位
t
1
CONVST
（I / P）的
忙
（O / P）
SYNC
（O / P）
SCLK
（O / P）
t
兑换
= 3.25s
转换启动
和采样/保持GOES
INTO HOLD
串行读
和WRITE
操作
MIN为400ns
读操作
应该结束时间为500ns
之前的下一个上升
边缘
CONVST
t
1
= 100ns的MIN
读取n + 2
转换N + 2
3.25s
转换结束
3.25μs LATER
图38.模式4 ， 5时序图（ SM1 = 1 ， SM2 = 1
和0）
图37 。
在图38中的第一点要注意的是，忙，
SYNC ，
和SCLK是从AD7851的所有输出
CONVST
是唯一的输入信号。初始化转换与
CONVST
信号变低。这
CONVST
下降沿也
触发BUSY变为高电平。该
CONVST
信号上升沿
触发
SYNC
一个短的延迟（ 2.5吨后变为低电平
CLKIN
to
3.5 t
CLKIN
通常情况下）之后， SCLK时钟将出
在转换过程中的DOUT引脚上的数据。在DIN数据
管脚也移入到AD7851用相同的SCLK为
下一次转换。在读/写操作必须是完整的
后16个时钟周期（其
需要
3.25
s
大约从
在这些接口模式的一部分，现在的主人，而
DSP是奴隶。图39是图38中的膨胀
AD7851将确保
SYNC
的上升沿后C变低
连续SCLK （接口模式5）图39.只有在
一个不连续的SCLK的情况下（接口模式4 ）会
时间t
4
适用。第一个数据位被从时钟输出
的下降沿
同步。
在SCLK上升沿时钟所有
后续位DOUT引脚上。输入数据提交关于
DIN引脚的时钟在在SCLK的上升沿。该
极性引脚可以用来改变SCLK边，这
对数据进行采样，并同步输出。该
SYNC
会
之后的第16个SCLK上升沿与上升沿之前高
连续的SCLK在图39中的D此确保了部件
将在从DIN引脚或时钟出了一个额外的位时钟不
极性PIN
逻辑高
SYNC
（O / P）
t
4
= 0.6 t
SCLK
（非连续SCLK ） ，T
6
=为45nS MAX ，
t
7
= 30ns的MIN ，T
8
= 20ns的MIN ，T
11A
= 50ns的MAX
C
SCLK （O / P）
t
4
1
2
t
9
3
4
5
6
16
t
11A
D
t
5
DOUT （O / P）
3-STATE
DB15
DB14
t
10
DB13
DB12
t
6
DB11
DB10
t
12
DB0
3-STATE
t
7
DIN（ I / P）
DB15
t
8
DB14
DB13
DB12
DB11
DB10
t
8
DB0
图39.时序图读/写与
SYNC
输出和SCLK输出（连续和非连续）
（即，操作模式的数字4和5中， SM1 = 1中，SM2 = 1和0）
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REV 。一
