表2-6 。模式和总线宽度的选择（续）
MUX控制寄存器位
模式
5
0
0
0
3
0
1
1
0
1
1
4
32
8
4
1
1
1
3
1
1
1
2
0
0
0
1
0
0
1
0
0
1
0
数据位
每
PIXEL-
4
4
4
PIXEL BUS
宽度
4
8
16
SCLK
DIVIDE
比例=
1
2
4
像素
锁定
顺序？
1) P3 – P0
1) P3 – P0
2) P7 – P4
1)
2)
3)
4)
P3 – P0
P7 – P4
P11 – P8
P15 – P12
1) P3 – P0
2) P7 – P4
8) P31 – P28
0
0
4
0
1
1
1
1
1
1
1
1
1
0
0
1
0
1
0
8
8
8
8
16
32
1
2
4
1) P7 – P0
1) P7 – P0
2) P15 – P8
1)
2)
3)
4)
P7 – P0
P15 – P8
P23 – P16
P31 – P24
位6和7是无关位。
这是像素端口的位的数目（或在模式1中VGA端口）作为颜色数据的每个显示像素的信息，
通常被称为位平面数。这可能是颜色的调色板地址数据（模式0 - 5）或DAC数据
（方式6）。
§时，SCLK分频比是一个用于输出时钟选择寄存器的数目。它表示每像素的数量
总线的负载，或与每个SCLK的脉冲相关联的像素的数量。例如，对于一个32位的象素总线宽度和8
位平面， 4像素组成的每个总线负载。在SCLK分频比不会自动模式选择设置，但
必须将数据写入到输出时钟选择寄存器。
对于每种操作模式，像素闭锁序列表示，其中的像素端口或VGA端口数据序列
锁存到器件。闭锁序列通过在SCLK的上升沿启动。对于模式，其中多个组
的数据被锁存，在SCLK的上升沿锁存所有的组，以及像素时钟转移出来开始的
低编号的组。例如，在模式3中使用的16位的像素的总线宽度， SCLK的上升沿锁存所有数据
基团，并且像素时钟偏移出来的顺序P3 - P 0 ，P7 - P4 ，P11 - P8， P15 - P12 。
注1 ：虽然留下不用的管脚浮不设备运行产生不利影响，搭售未使用的引脚对地
降低功率消耗，并且因此，值得推荐。
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