飞思卡尔半导体公司
AC电气特性
表2-5 。
时钟操作
100兆赫
号
1
2
160兆赫
民
0
特征
EXTAL的频率（ EXTAL引脚频）
这种外部时钟的上升和下降时间应该是ns（最大值） 3 。
EXTAL输入高
1, 2
随着PLL禁用（ 46.7 ％ -53.3 ％的占空比
6
)
使能PLL （ 42.5 ％ -57.5 ％的占空比
6
)
EXTAL输入低
1, 2
随着PLL禁用（ 46.7 ％ -53.3 ％的占空比
6
)
使能PLL （ 42.5 ％ -57.5 ％的占空比
6
)
EXTAL周期时间
2
带PLL禁用
使能PLL
从EXTAL内部时钟的变化落在带PLL禁用
a.Internal时钟上升沿从EXTAL上升沿使能PLL
（MF = 1或2或4的PDF = 1， Ef中> 15 MHz）的
3,5
B 。内部时钟的下降沿从EXTAL下降沿使能PLL
（ MF
≤
4 ， PDF
≠
1 ， EF / PDF > 15兆赫）
3,5
符号
民
Ef
0
最大
100.0
最大
160.0
ET
H
4.67纳秒
4.25纳秒
4.67纳秒
4.25纳秒
10.00纳秒
10.00纳秒
4.3纳秒
0.0纳秒
∞
157.0
s
∞
157.0
s
∞
273.1
s
11.0纳秒
1.8纳秒
2.92纳秒
2.66纳秒
2.92纳秒
2.66纳秒
6.25纳秒
6.25纳秒
4.3纳秒
0.0纳秒
157.0
s
∞
3
ET
L
157.0
s
∞
飞思卡尔半导体公司...
4
ET
C
273.1
s
11.0纳秒
1.8纳秒
∞
5
6
0.0纳秒
I
CYC
20.0纳秒
10.00纳秒
1.8纳秒
0.0纳秒
1.8纳秒
7
指令周期时间= I
CYC
= T
C 4
（见
图2-4 ）
（ 46.7％ -53.3 ％的占空比）
带PLL禁用
使能PLL
1.
2.
3.
4.
5.
6.
∞
8.53
s
13.5纳秒
6.25纳秒
8.53
s
∞
注意事项：
测在输入过渡的50％。
使能给出最小VCO频率进行PLL的最大值（见
表2-4 ）
和最大的MF 。
周期性采样，而不是100 ％测试。
使进行PLL的最大值给出的最小VCO频率和最大的DF 。
歪斜，不能保证任何其他MF值。
所指示的占空比是用于哪一个部分被评为指定的最大频率。最小时钟高电平或低电平时间
所需的校正操作，但是，仍然在同样的在较低的工作频率;因此，当一个较低的时钟
频率时，该信号的对称性可以从指定的工作周期，只要发生变化的最小高电平时间和低电平时间
符合要求。
2.5.3锁相环（ PLL）的特征
表2-6 。
PLL特性
100兆赫
特征
民
压控振荡器（ VCO ）频率PLL时
启用（ MF
×
E
f
×
2/PDF)
PLL外部电容（ PCAP引脚到V
CCP
) (C
PCAP1
)
@ MF
≤
4
@ MF > 4
注意：
30
160兆赫
单位
最大
200
民
30
最大
320
兆赫
(580
×
MF）
100
830
×
MF
(780
×
MF）
140
1470
×
MF
(580
×
MF）
100
830
×
MF
(780
×
MF）
140
1470
×
MF
pF
pF
C
PCAP
为PLL电容值（连接之间的PCAP引脚和V
CCP
使用中列出的相应表达式）计算
以上。
2-6
欲了解更多有关该产品，
转到： www.freescale.com
