CS4265
LRCK
（千赫）
32
44.1
48
64
88.2
96
128
176.4
192
模式
MCLK （兆赫）
64x
-
-
-
-
-
-
8.1920
11.2896
12.2880
96x
-
-
-
-
-
-
12.2880
16.9344
18.4320
128x
-
-
-
8.1920
11.2896
12.2880
16.3840
22.5792
24.5760
QSM
表2.常见的时钟频率
192x
-
-
-
12.2880
16.9344
18.4320
24.5760
33.8680
36.8640
256x
8.1920
11.2896
12.2880
16.3840
22.5792
24.5760
32.7680
45.1584
49.1520
384x
12.2880
16.9344
18.4320
24.5760
33.8680
36.8640
-
-
-
帝斯曼
512x
16.3840
22.5792
24.5760
32.7680
45.1584
49.1520
-
-
-
768x
24.5760
33.8680
36.8640
-
-
-
-
-
-
SSM
1024x
32.7680
45.1584
49.1520
-
-
-
-
-
-
4.2.2
主模式
作为主时钟， LRCK和SCLK将作为输出。 LRCK和SCLK内部源自与MCLK
LRCK等于Fs和SCLK等于64× Fs的，如图10 。
MC LK f重新Q B了
÷256
÷1
÷1.5
MC LK
÷2
÷3
÷4
000
001
010
011
100
÷1
10
÷4
÷2
÷128
÷64
F M B的
00
01
S·C LK
00
01
10
LR C k的
图10.主模式时钟
4.2.3
从模式
在从模式下， SCLK和LRCK用作输入。左/右时钟信号必须等于采样率，
FS ，且必须同步来自于供给主时钟MCLK 。
串行位时钟，SCLK必须同步地从主时钟， MCLK导出的，并且等于128倍， 64倍，
48倍或32倍Fs的取决于期望的速度模式。参考表3为要求的时钟率。
单速
SCLK / LRCK比率
32x, 48x, 64x, 128x
双速
32x, 48x, 64x
四速
32x, 48x, 64x
表3.从模式的串行位时钟比率
4.3
高通滤波器和直流偏移校准
当在输入电路使用运算放大器驱动的CS4265 ，一个小的直流偏移可被驱入
A / D转换器。的CS4265包括抽取后的高通滤波器，以去除任何DC偏移会导致
在记录的DC电平，在多信道系统中的设备之间进行切换时可能产生的点击。
DS657A2
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