CS42418
采样速率的应用示于表1中。锁定时间是在最坏的情况下为从非一个Fs的过渡
锁定状态，锁定为192千赫。
FS系列（千赫） RFILT （ kΩ）连接CFILT （PF ） CRIP （PF ）
32至192
10
2700
680
建立时间
11毫秒
表1. PLL外部元件值
它治疗的LPFLT销为低电平模拟输入是很重要的。因此建议的接地端
PLL滤波器被直接返回到AGND引脚独立的数字地平面。
3.4.2
OMCK系统时钟模式
一个特殊的时钟切换模式，可允许的时钟输入通过OMCK引脚来
用作内部主时钟。此功能是通过SW_CTRLx位寄存器“时钟控制
控制（地址06H ） “第37页上先进的自动切换模式也实现维护
主时钟的功能。自动切换模式下，时钟可通过OMCK的时钟输入是
用作系统时钟，而不当PLL失锁的任何干扰，例如，当
LRCK从ADC_LRCK删除。这个时钟切换完成无故障。
3.4.3
主模式
在主控模式下，串行接口时序从连接到OMCK外部时钟或派生
PLL的输出与来自所述ADC的串行端口的输入参考ADC_LRCK输入。该DAC
串行端口和ADC的串行端口既可以是主人，只有当OMCK作为时钟源。当
使用PLL输出， ADC的串行端口必须是奴隶和DAC的串行端口可以在主运行
模式。主时钟的选择和操作配置了SW_CTRL1 ：0和CLK_SEL位
时钟控制寄存器（参见第37页上的“时钟控制（地址06H ） ”）。
采样率，以OMCK比和OMCK频率要求主模式下工作的
如表2所示。
样品
率
（千赫）
48
96
192
OMCK （兆赫）
单速
（ 450 kHz）的
双速
（50至100千赫兹）
四速
（ 100 192千赫）
256x
384x
512x
128x
192x
256x
64x
96x
128x
12.2880 18.4320 24.5760
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12.2880 18.4320 24.5760
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12.2880 18.4320 24.5760
表2.常见OMCK时钟频率
3.4.4
从模式
在从模式下， DAC_LRCK ， DAC_SCLK和/或ADC_LRCK和ADC_SCLK用作输入。该
左/右时钟信号必须等于采样速率Fs ，必须从被同步衍生
提供的主时钟， OMCK或必须是同步的，以用作输入到所述供给ADC_LRCK
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