CS42418
3.4
时钟发生器
时钟产生用于CS42418示于下图。内部MCLK源自
锁相环或附连到OMCK一个主时钟源的输出。所述多路复用器的选择由控制
SW_CTRLx比特和可以被配置为手动开关模式只，或者自动切换上的损失
PLL锁定到其它信号源输入。
RMCK_DIVx
位
00
2
4
X2
国内
MCLK
ADC_LRCK
（从模式）
01
10
11
单身
速度
256
双
速度
128
RMCK
00
01
10
DAC _FMx
位
AC_LRCK
PLL （ 256Fs ）
8.192 -
49.152兆赫
00
01
自动检测
输入时钟
1,1.5, 2, 4
PLL_LRCK
位
MCK
四
速度
SW_CTRLx
位
（手动或自动
开关）
64
00
01
10
DAC_OLx
or
ADC_O Lx的
位
不是O LM
128FS
256FS
OLM ＃ 1
OLM ＃ 2
单身
速度
4
双
速度
2
四
速度
1
DAC_SCLK
00
01
10
ADC_FMx
位
ADC_LRCK
00
01
10
128FS
256FS
ADC_O Lx的
和
ADC _SP SELx
位
不是O LM
LM ＃ 1
OLM ＃ 2
ADC_SCLK
图6.时钟产生
3.4.1
PLL和抖动衰减
该PLL可以被配置为从ADC串行端口锁定到输入的ADC_LRCK信号和
生成所需的内部主时钟频率。还有一些应用中，在低抖动
恢复的时钟，提出了关于RMCK销，是很重要的。出于这个原因，在PLL被设计成
具有良好的抖动衰减特性。通过设置寄存器中的PLL_LRCK位为“1” “时钟
控制（地址06H ） “第37页，锁相环将锁定到输入ADC_LRCK并生成一个输出
主时钟256Fs的（ RMCK ） 。下表3示出了PLL的典型输入Fs的值输出
为ADC_LRCK 。
PLL的行为由外部滤波器的元件值的影响。图1示出了所需的config-
集有关外部滤波元件。所需的32 kHz至192 kHz的一组元件值
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