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数据表
， 2002年11月
ORCA
4系列的FPGA
嵌入式RAM块
（续）
CKWPL
CKW
CSWSU
CSW
awsu
AW
DSU
D
BWSU
BW
d
BWH
c
DH
AWH
CSWH
CKWPH
AR
a
AQH
b
c
AQ
b
c
CKWQ
d
0308(F)
Q
a
图21. EBR读写周期与写通过和未注册的读端口
表9. FIFO信号
端口信号
AR0 [5：0 ]
AR1 [9：0 ]
FF
PFF
PEF
EF
D0[17:0]
D1[17:0]
CKW [0：1 ]
CKR [ 0 ： 1 ]
CSW [1：0 ]
CSR [1：0 ]
RESET
Q0[17:0]
Q1[17:0]
I / O
I
I
O
O
O
O
I
I
I
I
I
I
I
O
O
功能
节目FIFO FL AGS 。用于部分空FL AG大小。
节目FIFO FL AGS 。用于部分满FL AG大小。
全旗。
部分满旗。
部分空标志。
空标志。
数据输入的所有CON连接gurations 。
数据输入只有256x36 CON连接gurations 。
正边写端口的时钟。端口1仅用于256x36 CON连接gurations 。
正边读端口的时钟。端口1仅用于256x36 CON连接gurations 。
高电平有效的写使能。端口1仅用于256x36 CON连接gurations 。
高电平有效的读使能。端口1仅用于256x36 CON连接gurations 。
低电平有效复位FIFO指针。
数据输出的所有CON连接gurations 。
数据输出为256x36 CON连接gurations 。
莱迪思半导体公司
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