CS5101A CS5102A
注册突发传输（ RBT ）
RBT模式通过搭售SCKMOD高，
和OUTMOD低。作为PDT模式下， SCLK为
输入，但数据立即可用
下面的转换，并且可以同步输出
此刻TRK1或TRK2下降。
下降
HOLD的边缘清除输出缓冲区中，
所以任何
未读取的数据将会丢失。一种新的转换可能
之前的所有数据已被时钟启动
出，如果未读取的数据位是不重要
（图4） 。
同步自时钟（SSC ）
数字电路连接
SSC模式通过搭售SCKMOD低，
和OUTMOD高。在SSC模式下， SCLK是
输出，并且将时钟输出数据的每个比特的
它被转换。 SCLK仍将维持高位BE-
补间的转换，并以1/4的速度运行
主时钟速度，用于信号的时低16个脉冲
版本（图5） 。
在SSH / SDL变低暗合了第一
SCLK下降沿边缘，并返回高2 CLKIN
后SCLK的最后一个上升沿周期。这
信号帧的16位数据，并且是有用
接口至移位寄存器（例如74HC595 ）或
DSP串行端口。
自由运行（ FRN ）
自由运行的内部，同步环回
模式。 FRN模式通过搭售SCKMOD
和OUTMOD低。 SCLK是一个输出端，并OP-
erates完全相同的SSC的模式。在
自由运行模式下，转换器启动一个新的
转化率每80主时钟周期， AL-
通道1和通道2 HOLD之间ternates
被禁用，并且应该连接到无论是VD +或
DGND 。 CH1 / 2是一个输出端，并且将改变在
每一个新的转换周期的开始，表示
该频道将在当前后跟踪
转换完成（图6） 。
当TTL负载被用于潜在
的数字和模拟部分之间的串扰
该系统增加了。这种串扰是由于
所产生的高的数字电源和信号电流
从每个digi-所需的TTL驱动电流
TAL输出。连接的CMOS逻辑数字
输出建议。合适的逻辑家庭
包括4000B ， 74HC ， 74AC ， 74ACT和
74HCT.
系统初始化
在上电时， CS5101A及CS5102A
必须复位，以保证一个一致的起始
条件和初始校准设备。应有
每个器件的低功耗和低
温度漂移，无需预热时间
前复位，以适应任何自发热EF -
fects 。然而，在参考电压输入
在其最后的0.25 ％，应为稳定
RST前值上升，以保证准确
校准。后来， CS5101A及CS5102A
可在任何时候复位到启动单个全
校准。
当RST被拉低所有内部逻辑
清除。当RST上的CS5101A返回高，
校准周期开始这需要11528160
主时钟周期来完成（大约
有一个8 MHz的主时钟1.4秒） 。该
DS45F2
在SSH / SDL变低暗合了第一
SCLK下降沿边缘，并返回高2 CLKIN
后SCLK的最后一个上升沿周期。这
信号帧的16位数据，并且是有用
接口至移位寄存器（例如74HC595 ）或
DSP串行端口。
WITH THE CS5101A系统设计
与CS5102A
图7示出了一个通用的系统连接图
克为CS5101A及CS5102A 。
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