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LTC1067/LTC1067-50
引脚功能
SA ， SB （引脚4,13 ） ：
求和输入。在总结销“
连接，连同其他电阻连接，
确定每个第二顺序的电路拓扑结构（模式）
部分。这些引脚不应该悬空。
LPA ， BPA ， HPA / NA ， HPB / NB ， BPB ， LPB （引脚5 ， 6 ， 7 ， 10 ，
11, 12):
输出引脚。的每个二阶节
LTC1067具有典型的源33毫安三路输出
和汇2毫安。驱动同轴电缆，容性负载或
阻性负载小于10K将降低总har-
任何滤波器设计单胞菌的失真性能。请参阅
在为应用信息部分输出负载
更多的细节。当评估失真或噪声
一个过滤器的性能，输出应与被缓冲
宽频带放大器。
INV A， INV B（引脚8,9 ） ：
反相输入端。这些引脚
高阻抗反相的内部运算放大器的输入。
它们很容易受到寄生电容耦合到低
如信号输出和电源阻抗节点
供应线。个从一个信号连接的电阻
输出到反相输入引脚应尽可能靠近
到反相输入成为可能。
AGND （引脚15 ） ：
模拟地。该过滤器的性能
取决于模拟信号地的质量。为
无论是单或双电源供电，模拟地
周围的包面的建议。该
模拟地应连接到任何数字
地在单个点。对于双电源供电引脚15
连接到模拟地平面。对于单电源供电
操作销15应绕过到模拟地
机上有至少一个1μF的电容。片上电阻
分压器设定偏压以一半的供应。
CLK （引脚16 ） ：
时钟输入。任何CMOS逻辑时钟源
用方波输出和一个占空比为50％ （ ± 10％）的
是足够的时钟源设备。电源
供应时钟源不应该是过滤器的功率
供应量。该过滤器的模拟地应CON
，连接到该时钟的理由在只有一个点。表
图1示出的时钟的低和高电平阈值
双电源或单电源供电。逻辑低电平
信号必须大于负电源电压。
与一位
±5V
电源，时钟电平可以是
±5V
或0V至5V 。逻辑高电平信号应该少
大于正的电源电压。然而，当
正电源电压为3V或3.3V ，时钟
信号可以是高达5.5V 。
表1.时钟源的高和低门限电平
电源
±5V
单5V
单3V ， 3.3V
高层
≥
2.2V
≥
2.2V
≥
2V
低层
≤
0.50V
≤
0.50V
≤
0.40V
BLOCK DIAGRA
8
W
U
U
U
正弦波不推荐用于时钟输入。该
时钟信号应该从右侧的集成电路的被路由
包，以避免耦合到任何电源线或
输入或输出的信号路径。之间的一个200Ω的电阻
时钟源和引脚16将放缓的兴衰
时钟的时间来降低时钟的电荷偶合。
这将导致较少的时钟馈通上的噪声
输出信号。
V
+
1
INV一
8
V
+
HPA / NA
BPA
6
LPA
5
–
+
7
+
3
15k
AGND
15
HPB / NB
15k
INV B
∑
4
–
SA
BPB
11
LPB
12
+
9
10
+
∑
13
V
–
14
CLK
–
–
1067 BD
16
SB
