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总线信号配时
电源引脚。欲了解更多信息，请参考
MPC866用户手册，
第14.4.3节“时钟合成器
电源（V
DDSYN
, V
SSSYN
, V
SSSYN1
).”
12总线信号时序
该MPC852T支持的最大总线速度为66兆赫。
表7
示出的频率范围为标准
部分频率。
表7.频率范围为标准件的频率（ 1 ：1的总线模式）
部分
频率
50MHz
民
CORE
频率
总线频率
40
40
最大
50
50
66MHz
民
40
40
最大
66.67
66.67
表8.频率范围为标准件的频率（ 2 ：1的总线模式）
部分
频率
50MHz
民
CORE
频率
总线频率
2:1
40
20
最大
50
25
66MHz
民
40
20
最大
66.67
33.33
80MHz
民
40
20
最大
80
40
100MHz
民
40
20
最大
100
50
表9
提供了MPC852T在33 ，40， 50和66兆赫的总线操作的时序。
所显示的MPC852T总线时序假设一个50 pF负载的最大延迟和一个0 - pF负载最小
延误。 CLKOUT假设一个100 pF负载最大延迟
表9.总线操作时序
33兆赫
NUM
特征
民
B1
B1a
总线周期（ CLKOUT ）查看
表7
EXTCLK到CLKOUT相位偏移 - 如果CLKOUT
是EXTCLK的整数倍，则
EXTCLK的上升沿与所述对齐
上升CLKOUT的边缘。对于一个非整数
多EXTCLK的，这种同步是
丢失，并且EXTCLK的上升沿和
CLKOUT具有连续变化的相
歪斜。
CLKOUT频率抖动的峰 - 峰值
在EXTCLK频率抖动
1
40 MHZ
民
—
-2
最大
—
+2
50兆赫
民
—
-2
最大
—
+2
66兆赫
单位
民
—
-2
最大
—
+2
ns
ns
最大
—
+2
—
-2
B1b
B1c
—
—
1
0.50
—
—
1
0.50
—
—
1
0.50
—
—
1
0.50
ns
%
MPC852T硬件规格，版本3.1
飞思卡尔半导体公司
13
