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256MB / 512MB （ 64 ）
168针SDRAM DIMM的
SPD EEPROM的时序图
tF
吨低
T高
tR
SCL
吨SU ： STA
吨HD ： STA
吨HD ： DAT
吨SU ： DAT
吨SU ： STO
SDA IN
牛逼AA
吨DH
吨BUF
SDA OUT
未定义
表21 ：串行存在侦测EEPROM交流工作条件
V
DD
= + 3.3V ± 0.3V ;参考V所有电压
SS
参数/条件
SCL低到SDA数据输出有效
时间的公交车必须在一个新的转型是免费的可以
开始
数据输出保持时间
SDA和SCL下降时间
数据保持时间
START条件保持时间
ClockHIGHperiod
在SCL ， SDA输入噪声抑制时间常数
时钟低电平时间
SDA和SCL上升时间
SCL时钟频率
数据的建立时间
启动条件建立时间
停止条件的建立时间
写周期时间
注意：
t
t
t
f
t
t
t
符号
t
t
民
0.3
4.7
300
最大
3.5
–
单位
s
s
ns
笔记
AA
BUF
DH
t
t
F
0
4
4
300
ns
s
s
s
高清： DAT
高清： STA
t
高
t
I
4.7
100
1
100
250
4.7
4.7
10
ns
s
s
千赫
ns
s
s
ms
1
低
t
R
SCL
苏： DAT
SU ： STA
t
苏： STO
WRC
1. SPD EEPROM写周期时间（
t
WRC）是指一个写序列至年底有效的停止状态的时候
在内部EEPROM的擦除/编程周期。在写周期， EEPROM总线接口电路被禁用， SDA
仍高，由于上拉电阻，和EEPROM不会对其从地址做出响应。
32,64梅格×64 SDRAM DIMM的
SD8_16C32_64x64AG_C.fm - 版本C 11/02
20
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2002年，美光科技公司
