功能说明
（续）
CE的优势。随后TSO和RSO数据被移出
与ASCK和PSCK的分别的上升沿。
到CE的下降沿被锁存在，在
表3
最后IN-
放位之前给CE下降沿是AD-的LSB
PCM数据字。
注意，串行输入数据被引用到下降
CE的边缘，而串行输出数据被引用到
上升CE的边缘。 TSI和RSI输入数据移入与
PSCK和ASCK ，分别是假的边缘。的MSB
TSO和RSO输出数据被移出与所述下降
表4
显示ADPCM输出数据的传输顺序。
在该情况下，有更多的ASCK时钟比
ADPCM数据， ADPCM的输出将再循环。
例如，如果32 kbps的模式被选择，和8低
ASCK的脉冲在CE高脉冲中存在以下
ADPCM编码的数据D3 -D2 -D1 -D0 -D3 -D2 -D1 -D0中将显
梨在TSO输出（表
5).
表3.转移订单ADPCM输入数据（ RSI ） 。在最后一位之前
到CE的下降沿是的ADPCM数据的LSB
QSEL1
0
0
1
1
QSEL0
0
1
0
1
模式
32 kbps的
24 kbps的
16 kbps的
40 Kbps的
第5位
x
x
x
D4
（MSB）
注1 ：
X = Do not护理状态
4位
D3
D2
D1
D3
第3位
D2
D1
D0
D2
第2位
D1
D0
x
D1
第1位
D0
x
x
D0
（ LSB ）
表4.转移订单ADPCM输出数据（ TSO ）与4 ASCK上升沿
而CE为高（第一位是MSB数据位以下CE的上升沿）
QSEL1
0
0
1
1
QSEL0
0
1
0
1
模式
32 kbps的
24 kbps的
16 kbps的
40 Kbps的
第5位
D3
D2
D1
D4
（MSB）
注2 ：
x =未知（但定义）的状态
4位
D2
D1
D0
D3
第3位
D1
D0
x
D2
第2位
D0
x
x
D1
第1位
D3
D2
D1
D0
（ LSB ）
表5.调令ADPCM输出数据（ TSO ）
7 ASCK瑞星ASCK的边缘（ 8低电平脉冲），而CE为高电平
QSEL1
0
0
1
1
QSEL0
0
1
0
1
模式
32 kbps的
24 kbps的
16 kbps的
40 Kbps的
8位
D3
D2
D1
D4
第7位
D2
D1
D0
D3
第6位
D1
D0
x
D2
第5位
D0
x
x
D1
4位
D3
D2
D1
D0
第3位
D2
D1
D0
D4
第2位
D1
D0
x
D3
第1位
D0
x
x
D2
注3 ：
x =未知（但定义）的状态
单通道初始化和
ALL- Channel重置
该TP11362A ADPCM处理器可以在一个初始化
通过使用INIT或全通道钡每个通道的基础
通过使用RSTB的妹妹。在这两种情况下，内部的ADPCM
变量被初始化为默认值所建议的
ITU的G.726建议。
个别信道可以被初始化为所需CON-
成形通过将对应的数据变量PCM1 ，
EN ， QSEL （ 0,1 ），并通过触发INIT引脚为高电平。 CON组
成形数据和INIT信号被选通，在下降沿
的CE认证。对于一个初始化周期，CE期间必须45
主时钟（ CLK ）周期。该代码转换器然后准备
处理下一个信道。
有源低RSTB信号被用于“暖”重置为
以及用于促进设备的测试。的初始化
内存采用726 CLK周期RSTB去后
无效（逻辑“1”） 。 CE的第一个转变是允许6
RSTB后CLK周期变为无效。建议
该CE保持较低的初始相，市盈率在
在初始化过程中的ASCK和PSCK ommended值
是逻辑“1” ，而对TSI和RSI的逻辑“0”。任何数据（ TSI
和RSI ）在初始化阶段应用会丢失，
然而，它们也不会影响正确的初始化流程 -
RSTB的.The最小低电平时间为2 CLK周期。
该芯片恢复对CE的第一个下降沿操作
在完成初始化后。
上电复位
克斯特当片上上电复位宏被激活
纳尔电源第一次施加到器件上。它具有相同的功能
化作为外部RSTB引脚，初始化所有频道
在ITU建议中定义的默认值
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