引脚说明
QSEL0 ， QSEL1
（续）
校正配料装置可以防止累积变形发生在
同步串联的编码（ ADPCM ， PCM ， ADPCM ）非
明镜某些条件。
自适应预测器包括两个独立的预测
结构。一种使用第二阶递归滤波器，其
模型的极点，而另一个使用六阶
非递归滤波该款机型在输入零点显
宇空。这种二元结构使得有效地处理两者的
语音和语音频带数据信号。
ADPCM处理
ADPCM到PCM解码操作
当一个逻辑“0”， TRB的被锁存在与下降沿
CE中， ADPCM处理器被设置为解码模式。数据
施加在RSI的输入进行采样的下降沿
ASCK成5比特ADPCM串行寄存器。在接下来的
CE的周期时，解码器的ADPCM输入数据转换成
经过123主时钟的8位压扩PCM数据
（CLK） 。在8位并行的PCM数据被加载到
并行到串行移位寄存器和移出的RSO输出
放与PSCK的上升沿。
PCM到ADPCM编码操作
逻辑“ 1 ” TRB在CE的下降沿设置ADPCM
处理器的编码模式。数据应用的TSI IN-
放采样在一个内部8位PCM寄存器的下降沿继续
荷兰国际集团PSCK的边缘。在CE的下一个周期中，编码器
压扩的8位PCM数据转换成一个5-， 4- ，3-或
2比特ADPCM数据，这将在第三过程中被移出
的CE处的TSO输出与ASCK的上升沿周期。
该TP11362A需要一个主时钟信号CLK 。该
主时钟信号CLK不要求是同步的，以
串行I / O时钟ASCK或PSCK 。串行接口
采用串行时钟ASCK和PSCK和芯片使能CE
用于接收和发送数据。该数据是在内部
同步到主时钟CLK 。有一个下限
的时钟频率为CLK从数所得的
需要用于处理所述数据的时钟周期。
表2
节目
每个通道根据SE-所需要的时钟周期
lected模式。
表2处理周期
操作模式
解码器
编码器
初始化通道
残疾人通道
CLK周期所需
123
123
45
4
ADPCM的位速率选择输入。该QSEL0和QSE1信号
被选通与CE的下降沿。该QSEL0和
QSEL1选择PCM数据的转换比特率只是
主频中的TSI输入或ADPCM数据的比特率
只是在主频在RSI输入。看
表1中。
RSTB
芯片复位输入。低到高的转变在RSTB启动
重置序列初始化变量渠道为所有
八个通道。适用于该引脚为逻辑低电平设置
代码转换器进入低功耗模式。应该RSTB
被拉高的正常运行。
TST0 ， TST1 ， TST2
测试输入工厂测试目的。 TST0-2应
接低电平时正常工作。
V
CC1
, V
CC2
正电源输入引脚。 V
CC
= 5V
±
5％。 0.1μF
陶瓷旁路电容应连接之间
V
CC1
和GND1和V
CC2
和GND2 。
GND1 ， GND2
地面输入引脚。
NC
未连接。
功能说明
自适应差分脉冲编码调制（ADPCM ）是一个
转码算法的语音和话音频带数据传输
使命。利用ADPCM的降低了信道带宽
通过从标准64kbps的PCM信号的要求
因子的两个或更多个。它被用于将一个64kbps的
A律或μ律PCM信道，并从40 ， 32 ， 24或
16 kbps的通道。的8位PCM信号减小到2-5位
根据所选择的比特率，在烯的ADPCM信号
编码器。
该TP11362A符合ITU （ CCITT ） G.726建议书
灰40 ，32， 24 ，和16 kbps的ADPCM，以及ANSI
T1.301为32 kbps的。每个信道可以与一个被操作
通过QSEL1和确定独立选择比特率
QSEL0 （见
表1）。
表1比特率选择
QSEL1
0
0
1
1
QSEL0
0
1
0
1
ADPCM比特率
32 kbps的
24 kbps的
16 kbps的
40 Kbps的
ADPCM编码器转换为64kbps A律或μ律
PCM输入信号到一个统一的PCM信号，它是分
从一个自适应获得的估计信号牙牙
预测。甲31- ， 15-， 7-或4级非均匀量化器是
用于分配五，四，三或二二进制数位， respec-
疑心，对差值信号进行传输的值。
该ADPCM解码器重建原始的PCM信号
通过将接收到的量化信号的信号estima-
灰由预测器计算出的。一个同步编码AD-
除以采样周期（通常是125 μs的时间为8 kHz帧）
CLK的周期数给出所需的最小
CLK周期。略高CLK频率的使用顺序
允许抖动和不准确的CLK率。作为一个EX-
充足的，对于一个四通道ADPCM编解码器， CLK频率为8
兆赫如图以下计算：
t
CLK
= 125 s /(8
*
123 ）= 127.03 NS
f
CLKmin
= 1/t
CLK
= 7.872兆赫
f
CLKnom
= 8.0兆赫
CE的周期必须等于或大于重
CLK的周期quired数倍CLK的周期。 CE
必须是低电平的时间超过4 CLK周期。
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