功能说明
（续）
该TP11362A能够处理八个独立
通道（半双工）或4个全双工信道PCM
在125微秒（ 8千赫） 。
TRB在CE的下降沿的逻辑状态确定
其中输入寄存器中的CE时间段和主动
输出寄存器将活跃在下面的第三个CE期。
所述输入数据被处理（ PCM数据编码或ADPCM
数据解码）的所述第二周期期间和移出的
CE的第三个周期，而CE为高。
串行I / O
输入的数据被传输到TP11362A上下落
边缘的时钟信号，而输出数据被发送上
该时钟信号的上升沿。 PCM数据被传送
同步使用PSCK ，而ADPCM数据传输
ferred同步使用ASCK 。时钟信号ASCK
和PSCK应该是高，而CE的变化。所有串行数据
被传与MSB优先。
图2
和
科幻gure 3
展示
串行输入和输出结构，分别。
PCM串行输入寄存器
要编码的串行PCM数据被移位到8位
PCM输入寄存器PSCK的下降沿而CE
和TRB的高。 CE的下降沿锁存的状态
输入寄存器和传输的最后一个8位的数据先于
CE过渡到芯进行处理。 8位PCM输入
寄存器异步清零与RSTB变低。
ADPCM串行输入寄存器
ADPCM编码的串行输入寄存器是一个5位的移位寄存器，以
存储在40 kbps的ADPCM方式的5位数据。串行输入
数据被锁存在与ASCK的下降沿，而CE是
高和TRB的低。五低正在进行的最小数量
ASCK脉冲必须是CE脉冲时，可用内
在40 kbps的模式下操作。为32 ， 24和16 kbps的
模式， ASCK必须低脉冲的4倍，而CE是高
阅读RSI数据。 CE的下降沿锁存的最后
在40 kbps的模式5比特的数据，或在最后的4位数据
之前在CE transistion 32 ，24和16 kbps的模式。看
表3
为ADPCM数据中的5位输入的位置
当5 ASCK低电平脉冲信号出现，而注册是CE
高和TRB的低。在第1位
表3
是LSB这是
在32和40 kbps的模式的最后一位引用到负
CE的优势。
DS012877-4
图2.串行输入结构
ADPCM输出寄存器
内部编码的并行ADPCM数据被加载到
5比特ADPCM输出寄存器的CE显的下降沿
宇空。第一MSB数据后的上升沿移出
CE，随后ADPCM串行数据被移出的
上升ASCK的边缘。
表4
显示的调令
ADPCM的输出数据。如果超过4 ASCK时钟可用
能而CE是高，在32 ，24和16 kbps的模式，则
ADPCM的输出数据将再循环从MSB开始。在
的40 kbps的模式的情况下， ADPCM的输出模式将
再循环，从MSB开始，与第5个上升沿
ASCK而CE为高。
PCM输出寄存器
解码后的8位并行的PCM数据被加载到一个8位的
同的下降沿并行到串行输出移位寄存器
CE 。最高位数据被移出与CE的领先优势，
和随后的数据被移出用的上升沿
PSCK而CE为高。在RSO输出的8位PCM数据
认沽将首先在第七次上涨后的高位再循环
PSCK的边缘，而CE为高电平。
图4
示为40 kbps的全双工的时序图
模式。对于32 ， 24和16 kbps的模式，只有四个ASCK低
需要的脉冲，而CE为高。
TRB是交替的高和低，在全双工模式下，在每个
落下的CE的边缘为一个发送器（编码器）的操作，随后
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