飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
收发器引脚说明
T
变送器的输入信号
TZA3005H
信号检测PECL （ SDPECL ）
这是一个单端PECL的输入与内部
下拉电阻。此输入由一个外部驱动
光接收模块，指示接收到的损失
光功率（LOS） 。 SDPECL为高电平时，
SDTTL为逻辑0，低电平有效时SDTTL是
逻辑1或悬空。当出现信号丢失，
SDPECL处于非活动状态，并在管脚上的串行比特数据RXSD
和RXSDQ内部强制恒定为零。当
SDPECL是活动的，在销RXSD位串行数据，并
RXSDQ正常处理（参照表5）。
并行数据输入（ TXPD0到TXPD7 ）
这些都是TTL数据字的输入。输入数据被对齐
与TXPCLK并行输入时钟。 TXPD7是最
显著位（对应于位各PCM字的1 ，
发送的第一位） 。 TXPD0是至少显著位
（对应于位各PCM字的8 ，最后位
传输） 。位TXPD0到TXPD7采样的
上升TXPCLK的边缘。如果一个4位总线宽度被选择，
TXPD7是最显著位和TXPD4是至少
显著位。输入TXPD0到TXPD3未使用。
信号侦测TTL （ SDTTL ）
这是一个单端TTL输入，带内部上拉
电阻器。这个输入是由外部光接收器从动
模块，以指示接收到的光功率（LOS）的损失。
SDTTL是当引脚SDPECL为逻辑0或高电平有效
未连接，并且低电平有效时，引脚SDPECL是
逻辑1。当有信号丢失， SDTTL处于非活动状态
和上销RXSD和RXSDQ位串行数据是
在内部强制为常数为零。当SDTTL是活动的，
上销RXSD和RXSDQ位串行数据被处理
正常（见表5）。
如果销SDTTL代替销SDPECL是将要连接到
光接收器模块，销SDPECL连接到
逻辑高电平来实现低有效信号
检测，或将脚SDPECL悬空实施
的高电平信号检测。
表5
SDPECL / SDTTL真值表
SDTTL
0
1或浮动
0
1或浮动
RXPD输出数据
0
RXSD输入数据
RXSD输入数据
0
并行时钟输入端（ TXPCLK ）
这是具有一个频率一个TTL输入时钟信号
无论是19.44 ， 38.88 ， 77.76和155.52 MHz和占空比
名义上50％ ，向其中输入数据比特TXPD0到
TXPD7对齐。 TXPCLK传送输入数据到一个
保持寄存器中的并行 - 串行转换器。
TXPCLK样品的上升沿位TXPD0到
TXPD7 。主复位后， 1升TXPCLK边缘
需要完全初始化内部数据通路。
R
ECEIVER输入信号
接收串行数据（ RXSD和RXSDQ ）
这些都是差分PECL串行数据输入端，正常
连接到光接收器模块或到TZA3004
数据和时钟恢复单元，并通过RXSCLK主频和
RXSCLKQ 。这些输入可以是交流耦合，而不
外部偏置。
SDPECL
0或浮动
0或浮动
1
1
接收串行时钟（ RXSCLK和RXSCLKQ ）
这些都是差分PECL恢复时钟信号
同步于输入数据RXSD和RXSDQ 。这是
所使用的接收器作为主时钟进行成帧和
反序列化功能。这些输入可以是交流耦合
无需外部偏置。
C
OMMON输入信号
失帧（ OOF ）
这是一个TTL信号，该信号可使用帧模式检测
逻辑在TZA3005H 。帧图案检测逻辑
由上升沿使能引脚OOF和遗体
启用直到帧边界检测和OOF去
低。 OOF是用最少的异步信号
脉冲宽度中的一个RXPCLK周期（见图3） 。
总线宽度选择（ BUSWIDTH ）
这是用于选择4位或8位的操作的TTL信号电
用于发射和接收的并行接口。
BUSWIDTH LOW选择4位总线宽度。 BUSWIDTH
高选择8位总线宽度。
2000年02月17
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