飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
其他操作模式
D
IAGNOSTIC LOOPBACK
发射器到接收器环回模式可用于
诊断的目的。当DLEN为低时，所述差分
从发射机并行到串行串行时钟和数据
块继续被路由到发射器输出，但
也被路由到接收器的串行到并行块代替
接收机从销RXSD / RXSDQ输入信号，并且
RXSCLK / RXSCLKQ 。
L
国家统计局LOOPBACK
接收器到发送器环回模式可用于
行测试。当LLEN为低时，接收器
输入信号（ RXSD / RXSDQ和RXSCLK / RXSCLKQ ）
被路由，重新定时后，向发送器输出缓冲器。
接收机时钟和数据也被发送到
串行到并行块。
L
OOP时序
在环路定时模式下，发送器部分的时钟由
接收机输入端的时钟（ RXSCLK ）代替由
内部时钟合成器。 SYNCLKDIV现在得到的
从RXSCLK以便它可用于时钟上游
发射器的逻辑。循环定时被设置引脚启用
ALTPIN ， TEST1 ， TEST2和TEST3 （见表6）。后
启动循环定时模式，接收器时钟必须
同步到发射机的输入数据
（ TXPD0到TXPD7 ）通过激活主复位（ MRST ） 。
在环路定时模式下，内部时钟合成器仍
用于产生19MHz输出时钟信号的上
脚19MHZO 。
S
QUELCHED时钟操作
TZA3005H
一些时钟恢复设备强行收回输出
时钟为零，如果被检测的输入信号的丢失。如果这
情况发生， SDTTL或SDPECL信号无效，
没有时钟信号出现在销RXSCLK和RXSCLKQ 。
如果没有时钟信号出现在销RXSCLK / RXSCLKQ ，
没有RXPCLK信号。这可能不适合于
一些应用中，在这种情况下， TZA3005H可
通过设置引脚ALTPIN设置为压制时钟操作，
TEST1 ， TEST2和TEST3如表6所示。
在压制时钟操作，接收时间进行
由内部时钟合成通常的一部分
只提供发射时机。这将产生一个RXPCLK
时钟信号时，无论SDTTL或SDPECL是无效的。如果
无论是SDTTL或SDPECL是压制时钟不活跃
操作时，它等效于正常操作。在一
从正常运行，压制时钟跳变
操作中， RXPCLK时钟周期显示出仅一次
随机缩短。
表6表明，在相同的操作模式可以是
在控制输入不同的设置进行选择。
如果ALTPIN = 0， STM4半字节方式不可用，但
用于压制时钟操作。如果ALTPIN = 1，所有
工作模式可供选择，包括STM4蚕食
模式。
2000年02月17
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