飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
特点
支持STM1 / OC3 （ 155.52兆比特/秒）和STM4 / OC12
（ 622.08兆比特/秒）
支持19.44 ， 38.88参考时钟频率，
51.84和77.76兆赫
符合Bellcore ， ANSI和ITU -T规格
通常符合ITU抖动规范的2.5倍
积分高频锁相环时钟发生器
接口TTL逻辑
低抖动PECL （正射极耦合逻辑）
接口
4位或8位的STM1 / OC3 TTL数据路径
4位或8位STM4 / OC12的TTL数据路径
无需外部滤波器件
QFP64封装
诊断和线路环回模式
锁定检测
LOS （信号丢失）输入
低功耗（ 0.9 W一般）
可选帧检测和字节调整
环路定时
正向和反向时钟
压制时钟操作
自偏置PECL输入，支持交流耦合。
应用
SDH / SONET模块
SDH / SONET为基础的传输系统
SDH / SONET测试设备
ATM（异步传输模式）在SDH / SONET的
插复用器
宽带交叉连接
中继节
光纤测试设备
光纤端接器。
订购信息
TYPE
数
TZA3005H
包
名字
QFP64
描述
塑料四方扁平的封装; 64导线（导线长度1.6毫米） ;
身体14
×
14
×
2.7 mm
概述
TZA3005H
该TZA3005H SDH / SONET收发器芯片是一个完全
集成的序列化/反序列化STM1 / OC3
（ 155.52兆比特/秒）和STM4 / OC12 （ 622.08兆比特/秒）
接口设备。它执行所有必要的串行到并行
和并行到串行按照功能
SDH / SONET的传输标准。它适合于
SONET为基础的应用程序，并且可以在使用
具有数据和时钟恢复单元一起
（ TZA3004 ） ，光学前端（ TZA3023与TZA3034 / 44）
和激光驱动器（ TZA3001 ） 。一个典型的网络应用
示于图10 。
高频锁相回路被用于片上
时钟合成，它允许一个较慢的外部发射
要使用的参考时钟。 19.44参考时钟，
38.88 ， 51.84或77.76兆赫，可用于支持现有
系统时钟方案。该TZA3005H还执行
SDH / SONET帧检测。
低抖动PECL接口，保证了Bellcore实验室， ANSI ，
和ITU-T的误比特率的要求得到满足。
该TZA3005H是在一个紧凑的QFP64封装。
VERSION
SOT393-1
2000年02月17
2
飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
框图
TZA3005H
手册，全页宽
LLEN
TXPD0到
TXPD7
TxPCLK
31
53至60
61
8
发射机
D
2
17, 18
TXSD和
TXSDQ
8:1或4:1
并行到串行
MRST
TEST1
TEST2
TEST3
BUSWIDTH
48
10
11
13
30
RF
开关
箱
2
21, 20
TXSCLK和
TXSCLKQ
(1)
TZA3005H
REFSEL0和
REFSEL1
模式
REFCLK和
REFCLKQ
SDTTL
SDPECL
OOF
DLEN
RXSD和
RXSDQ
RXSCLK和
RXSCLKQ
3, 4
49
15, 14
22
23
33
32
24, 25
27, 28
2
时钟
合成
2
时钟
分频器
4或8
62
63
64
8
片上电容器
2
1:8或1:4
串行到并行
47
35
36, 37, 39, 40,
41，43 45
SYNCLKDIV
LOCKDET
19MHZO
RXPD0到
RXPD7
RxPClk
FP
2
2
D
帧头DETECT
52
51
VCC （ TXCORE ）
GNDTXCORE
MGS975
接收器
1
VCC （ SYNOUT ）
GNDSYNOUT
DGNDSYN
AGNDSYN
2
5
8, 9
6
7
12
GND
16
19
26
29
38, 46 34, 42
GNDRXOUT
VCC （ RXOUT ）
GNDRXCORE
VCC （ RXCORE ）
VCCD （ SYN ）
VCCA （ SYN ）
GNDTXOUT
VCC （ TXOUT ）
（1）虚线表示正常操作模式。
图1框图。
2000年02月17
3
飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
钉扎
符号
V
CC （ SYNOUT ）
GND
SYNOUT
REFSEL0
REFSEL1
DGND
SYN
V
的CCD （ SYN）的
V
CCA （ SYN ）
AGND
SYN
AGND
SYN
TEST1
TEST2
GND
TEST3
REFCLKQ
REFCLK
V
CC （ TXOUT ）
TXSD
TXSDQ
GND
TXOUT
TXSCLKQ
txsclk
SDTTL
SDPECL
RXSD
RXSDQ
V
CC （ RXCORE ）
rxsclk
RXSCLKQ
GND
RXCORE
BUSWIDTH
LLEN
DLEN
OOF
GND
RXOUT
FP
RXPD0
RXPD1
V
CC （ RXOUT ）
RXPD2
RXPD3
2000年02月17
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
TYPE
(1)
S
G
I
I
G
S
S
G
G
I
I
G
I
I
I
S
O
O
G
O
O
I
I
I
I
S
I
I
G
I
I
I
I
G
O
O
O
S
O
O
地（合成器输出）
参考时钟选择输入0
参考时钟选择输入1
数字地（合成器）
数字电源电压（合成器）
模拟电源电压（合成器）
模拟地（合成器）
模拟地（合成器）
测试和控制输入
测试和控制输入
地
测试和控制输入
反向参考时钟输入
参考时钟输入
电源电压（发射输出）
串行数据输出
倒串行数据输出
地（发射机输出）
倒串行时钟输出
串行时钟输出
TTL信号检测输入
PECL信号检测输入
串行数据输入
倒串行数据输入
电源电压（接收器芯）
串行时钟输入
倒串行时钟输入
地（接收器的核心）
4/8总线宽度选择输入
线路环回使能输入（低电平有效）
诊断环回使能输入（低电平有效）
外的帧使能输入
地（接收器输出）
帧脉冲输出
并行数据输出0
并行数据输出1
电源电压（接收器输出）
并行数据输出2
并行数据输出3
4
描述
电源电压（合成器输出）
TZA3005H
飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
符号
RXPD4
GND
RXOUT
RXPD5
RXPD6
RXPD7
V
CC （ RXOUT ）
RxPClk
MRST
模式
ALTPIN
GND
TXCORE
V
CC （ TXCORE ）
TXPD0
TXPD1
TXPD2
TXPD3
TXPD4
TXPD5
TXPD6
TXPD7
TxPCLK
SYNCLKDIV
LOCKDET
19MHZO
记
1.引脚类型缩写： O =输出， I =输入， S =供应，G =接地。
针
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
TYPE
(1)
O
G
O
O
O
S
O
I
I
I
G
S
I
I
I
I
I
I
I
I
I
O
O
O
并行数据输出4
地（接收器输出）
并行数据输出5
并行数据输出6
并行数据输出7
电源电压（接收器输出）
接收并行时钟输出
主复位（低电平有效）
串行数据速率选择STM1 / STM4
测试和控制输入
地（发射器芯）
电源电压（发射机核心）
并行数据输入0
并行数据输入1
并行数据输入2
并行数据输入3
并行数据输入4
并行数据输入5
并行数据输入6
并行数据输入7
并行传输时钟输入
传输字节/半字节时钟输出（同步）
锁定检测输出
19 MHz参考时钟输出
描述
TZA3005H
2000年02月17
5
飞利浦半导体
产品speci fi cation
SDH / SONET STM4 / OC12和
1.25 Gb / s的千兆以太网postampli连接器
特点
引脚与NE / SA5224和NE / SA5225但兼容
具有扩展的电源电压范围和更少的外部
元件数量
宽带运营从1.0 kHz到1.25 GHz的典型
适用于622 Mb / s的SDH / SONET和接收器
1.25 Gb / s的千兆以太网接收器
单电源电压为3.0 5.5 V
正射极耦合逻辑（ PECL ）兼容的数据
输出
正射极耦合逻辑（ PECL ）兼容
对于状态输出（ TTL兼容的状态输出
TZA3044B)
可编程的输入信号电平检测成为
使用一个外部电阻调整
片上DC偏移补偿，无需外部
电容。
订购信息
TYPE
数
TZA3044T
TZA3044TT
TZA3044U
TZA3044BT
TZA3044BTT
TZA3044BU
包
名字
SO16
TSSOP16
SO16
TSSOP16
描述
应用
TZA3044 ; TZA3044B
对于SDH / SONET STM4 / OC12数字光纤接收器
和千兆以太网应用
宽带RF增益模块。
概述
该TZA3044是一个高增益的限幅放大器即
设计为处理来自光纤前置放大器信号
像TZA3043和TZA3023 。它与引脚兼容
在NE / SA5224和NE / SA5225但延长电源
电源电压范围，并需要更少的外部元件。
能够操作高达1.25千兆位/秒，该芯片具有输入
信号电平检测与用户可编程的阈值。
该数据和电平检测状态输出为差分
输出以获得最佳的噪声容限和易用性。
该TZA3044B具有相同的功能的
TZA3044 ，但与TTL兼容的状态输出
（引脚ST和思特奇）和TTL兼容的JAM输入。
VERSION
SOT109-1
SOT403-1
SOT109-1
SOT403-1
塑料小外形封装; 16线索;体宽3.9毫米
塑料薄小外形封装; 16线索;体宽4.4毫米
裸死在WAF FL é包携带者;模具尺寸1.55
×
1.55 mm
塑料小外形封装; 16线索;体宽3.9毫米
塑料薄小外形封装; 16线索;体宽4.4毫米
裸死在WAF FL é包携带者;模具尺寸1.55
×
1.55 mm
1999年11月3日
2
飞利浦半导体
产品speci fi cation
SDH / SONET STM4 / OC12和
1.25 Gb / s的千兆以太网postampli连接器
框图
TZA3044 ; TZA3044B
手册，全页宽
TEST
2
(2, 10, 15, 21, 26)
直流偏置
赔偿金
DIN
DINQ
4 (7)
5 (8)
A1
A2
A3
TZA3044
(24) 13
(23) 12
(16) 8
(18) 10
DOUT
DOUTQ
果酱
ST
STQ
25 k
整流器器
RSET
VREF
16 (30)
15 (29)
1 k
A4
带隙
参考
(17) 9
(3, 4, 6, 9)
3
AGND
(1, 14)
1
(11, 12)
6
VCCA
(13)
7
CF
(19, 20, 22, 25)
11
(27, 28)
14
MGR240
子
DGND
VCCD
括号中的数字指的裸芯片版本的衬垫数目。
图1框图。
手册， halfpage
手册， halfpage
1分
测试2
AGND 3
DIN 4
DINQ 5
VCCA 6
CF 7
JAM 8
MGR241
16 RSET
15 VREF
14 VCCD
13 DOUT
TZA3044T
TZA3044BT
12 DOUTQ
11 DGND
10 ST
9
STQ
1分
测试2
AGND 3
DIN 4
16 RSET
15 VREF
14 VCCD
TZA3044TT
13 DOUT
TZA3044BTT
12 DOUTQ
DINQ 5
VCCA 6
CF 7
JAM 8
MBK998
11 DGND
10 ST
9
STQ
Fig.2
TZA3044T的引脚配置和
TZA3044BT.
Fig.3
TZA3044TT的引脚配置和
TZA3044BTT.
1999年11月3日
3
飞利浦半导体
产品speci fi cation
SDH / SONET STM4 / OC12和
1.25 Gb / s的千兆以太网postampli连接器
钉扎
针
SYMBOL TZA3044T
TZA3044TT
子
TEST
AGND
DIN
DINQ
V
CCA
CF
1
2
3
4
5
6
7
PAD
TZA3044U
1, 14
2, 10, 15,
21, 26
3, 4, 6, 9
7
8
11, 12
13
TYPE
(1)
S
S
I
I
S
A
TZA3044 ; TZA3044B
描述
基脚;必须在相同的电位销AGND
只为测试的目的;在应用程序中，以保持打开
模拟地;必须在相同的电位销DGND
差分输入;补充针DINQ ;直流偏置电平被设定
内部以大约2.1 V
差分输入;补充针DIN ;直流偏置电平被设定
内部以大约2.1 V
模拟电源电压;必须在相同的电位引线V
CCD
输入电容器的连接设置级别时间常数
检测器的输入滤波器（可选）;该电容应连接
V之间
CCA
和引脚CF
PECL兼容的输入（ TTL为TZA3044B兼容） ;
控制所述输出缓冲器的引脚DOUT和DOUTQ ;当一个低
信号时，输出将跟随输入信号的装置;当一个
高电平信号时，输出缓冲器将锁存到低和
分别为HIGH状态;当没有连接，管脚JAM是积极
拉低
输入信号电平检测器的PECL电兼容的状态输出
（ TTL为TZA3044B兼容） ;当输入信号低于
用户编程的阈值电平，此输出为高电平;
补充引脚ST
输入信号电平检测器的PECL电兼容的状态输出
（ TTL为TZA3044B兼容） ;当输入信号低于
用户编程的阈值电平，此输出为低电平;
补充引脚思特奇
数字地;必须在相同的电位销AGND
PECL兼容差分输出;被迫进入一个高的条件
当引脚JAM高;补充DOUT引脚
PECL兼容差分输出;强制处于低状态
当引脚JAM高;补充引脚DOUTQ
数字电源电压;必须在相同的电势为V
CCA
带隙参考电压;典型值是1.2 V ;内部串联
1 kΩ电阻
输入信号电平检测器编程;标称直流电压是
V
CCA
1.5 V ;阈值电平是通过将一个外部设
V之间的电阻
CCA
和RSET引脚或通过迫使电流流入
RSET引脚;此电阻器的默认值是180千欧哪些
对应于大约4毫伏（页）的差分输入信号
没有连接
果酱
8
16
I
STQ
9
17
O
ST
10
18
O
DGND
DOUTQ
DOUT
V
CCD
V
REF
RSET
11
12
13
14
15
16
19, 20, 22,
25
23
24
27, 28
29
30
S
O
O
S
O
A
北卡罗来纳州
记
5, 31, 32
1.引脚类型缩写： O =输出， I =输入，S =电源和A =模拟功能。
1999年11月3日
4
飞利浦半导体
产品speci fi cation
SDH / SONET STM4 / OC12和
1.25 Gb / s的千兆以太网postampli连接器
功能说明
该TZA3044接受高达1.25 Gb / s的数据流，
与来自2毫伏（峰 - 峰值）的振幅高达1.5V（峰 - 峰值）
单端。该输入信号将被放大并不限
对差分PECL输出电平（见图1） 。
输入缓冲器A1呈现的阻抗
约4.5千欧到数据流上的输入端DIN
和DINQ 。该输入可用于单端和
差，但差分运算是优选的更好
性能。
因为高增益后置放大器的，非常小的
偏置电压会以这样的方式移动的决定水平
该输入灵敏度急剧下降。因此，一个
DC偏移补偿电路中的实施
TZA3044 ，这使缓冲器A3的输入端，在其切换
点在没有任何输入信号。
的输入信号电平检测来实现，以检查是否
输入信号是上述的用户编程的电平。
这个试验的结果可在PECL电
输出ST和思特奇（ TTL为TZA3044B ） 。此标志
也可以使用以防止PECL输出DOUT和
DOUTQ从反应噪音在没有有效的
输入信号，通过连接销思特奇引脚JAM 。这
保证数据仅被传输时，
输入信号与噪声的比率是足够低的误码率
系统操作。
PECL逻辑
为PECL逻辑电平符号定义显示在
Fig.4.
输入偏置
该输入引脚DIN和DINQ ，是在直流偏置
大约2.1 V由内部参考电压发生器
（见图5） 。该TZA3044可以直流耦合，但AC
耦合是优选的。的情况下的直流耦合的，驱动
源必须在允许的输入信号范围内操作
范围（ 1.3 V至
CCA
） 。还有一个DC偏移的多个电压
比应避免几毫伏，由于内部
直流偏移补偿电路具有一个有限的校正
范围内。
TZA3044 ; TZA3044B
如果使用AC耦合，以消除任何直流兼容性
要求，耦合电容器必须是大
足以通过利息最低的输入频率。
例如， 1 nF的耦合电容与反应
内部4.5 kΩ的输入偏置电阻器，以产生一个低
3
dB
频率为35千赫。这然后将上一极限
连续的脉冲，可以是最大数量
感测到准确的系统的数据速率。电容
宽容和电阻的变化必须包括一个
精确的计算。
直流偏移补偿
控制回路连接缓冲A3的输入之间
和放大器A1 （参照图1）将保持缓冲器A3的输入
于在没有任何输入信号，其触发点。
因为有源偏置补偿这是
集成在TZA3044 ，没有外部的电容器是
所需。环路时间常数确定的下
放大器链，其被设定为截止频率
大约850赫兹。
输入信号电平检测
该TZA3044允许用户可编程的输入信号
电平检测，并可以自动禁用开关
的PECL输出，如果输入信号低于设定
门槛。这防止了输出从反应以噪声
在不存在有效的输入信号，并保证了数据
将只被发送时的信号 - 噪声比
输入信号是足够低的误码率的系统
操作。互补PECL （ TTL为TZA3044B ）
标志（销ST和思特奇）指示是否将输入信号
是高于还是低于设定的阈值电平。
输入信号被放大，并作为前整流
相比于一个可编程的阈值的参考。过滤器
包括防止噪音尖峰触发水平
探测器。该过滤器的标称1
s
时间常数和
额外的过滤可以通过使用外部来实现
V之间的电容
CCA
和引脚CF （内部驱动
标称阻抗为25 kΩ的） 。所得到的信号是
然后相比于阈值电流通过针RSET 。
该电流可以通过连接一个外部电阻器来设置
V之间
CCA
和销RSET ，或通过迫使电流进入
RSET引脚（见图6） 。
1999年11月3日
5
QQ：2880707522 复制
