XC4000 ， XC4000A ， XC4000H逻辑单元阵列家族
COUT
A1
G4
G3
逻辑
功能
G4 - 的G1
G'
SUM 1
G2
B1
G1
携带
逻辑
CIN 1
携带
逻辑
CIN 2
M
F4
F3
B0
A0
F2
F1
逻辑
功能
F4 - 的F1
F'
SUM 0
解码器输出的CLB 。这个解码功能覆盖
人们长期以来一直认为的FPGA的弱点。
用户往往使出外部的PAL简单，但快速
解码功能。现在，在专用的解码器
XC4000能有效地实现这些功能，
快。
高输出电流：
4 mA的最大输出
当今的FPGA电流规格往往迫使
用户添加外部缓冲器，笨重特别是对
双向I / O口线。在XC4000系列解决许多
这些问题通过增加最大输出水槽
至12 mA的电流。两个相邻的输出可以在互连
连接至增加输出灌电流24毫安。该
因此， FPGA能够驱动器上的印制电路板短路巴士。该
XC4000A和XC4000H输出可以吸收每24毫安
输出可以翻倍48 mA的电流。
而XC2000和XC3000家族互为所用
tary输出晶体管，所述XC4000输出是n沟道
两个下拉和上拉，有点类似于
在使用TTL古典图腾柱。降低输出高
电平（VOH ），使电路的延迟更对称的
TTL阈值系统。该XC4000H输出有
可选的P沟道输出晶体管。
X5373
在每个CLB图2快速进位逻辑
递增/递减计数器，这意味着速度的两倍的一半
号的CLB与XC3000家族相比。
丰富的路由资源
块之间的连接是通过使用金属线制成
可编程开关点和开关矩阵。
相比之前的LCA的家庭，这些路由
资源已增加dramatically.The数
分布在全球各地的信号已增加两个
到8 ，并且这些线可使用任何时钟或逻辑
输入。同步系统，现在可以设计
不仅散发几个时钟，还能控制信号，
各地的芯片，而无需担心任何偏差。
有超过两倍的水平和垂直
延绳可以在整个长度或宽度传送信号
以最小延迟和可忽略的skew.The芯片
水平延绳可通过三态缓冲器来驱动，并且
因此，可以用作单向或双向数据
巴士;或者它们可以实现宽复用器或wired-
和功能。
单长线路连接开关矩阵是
位于一列的每一个交叉点和柱
CLB中。这些线提供了最大的灵活性互联
相容性，但每当他们经过引起的延迟
交换矩阵。双倍长度的线绕过所有其他
矩阵，并提供了更快的中间信号路由
距离。
相比， XC3000系列， XC4000家庭
有一倍以上的布线资源，他们是
安排在一个更正规的方式。在较旧的设备，
流水线加快系统：
丰
触发器在CLB的邀请流水线的设计。这是一个
功能强大，打破了提高性能的方法
功能为更小的子功能，并执行它们
同时，通过对结果通过管道倒装
无人问津。这个方法应该认真考虑位于何处
以往的整体性能比简单更重要
通过延迟。
宽边解码：
多年来， FPGA已经遭遇
从缺乏广泛的解码电路。当地址
或数据字段比所述函数发生器输入更宽（ 5
在XC3000家庭比特）， FPGA中需要多级
解码并因此比的PAL慢。该XC4000-
家庭CLB中有九输入;达9的任何解码器
输入端，因此，结构紧凑，快速。但是，也有一
需要更广泛的解码器，尤其适用于地址
解码大微处理器系统。在XC4000
家有位于各四个可编程的解码器
每个器件的边缘。这些线与栅极是
能够接受高达42输入的XC4005和72
在XC4013 。这些解码器也可以被分成两
当需要大量的窄的解码器
最多为每个设备32 。这些专用decod-
ERS接受I / O信号和内部信号作为输入，
产生18 ns的内部解码信号，引脚到引脚。该
XC4000A家有每只有两个解码器与门
边，当分裂提供了最多16 ％的
装置。非常大的PAL可以通过或运算的被模仿
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