R
XCR5064C ： 64宏单元CPLD具有增强的时钟
简单的时序模型
图4
显示的CoolRunner时序模型。此时冷却
热流道时序模型看起来非常像一个22V10时间
模型中，有三个主要的定时参数，
包括T
PD
, t
SU
和叔
CO
。在其它结构中，用户
可能能够适应设计成在CPLD ，但并不一定
系统定时要求是否可以得到满足，直到后
设计已经被装配到设备中。这是因为
同类架构的时序模型是非常复杂的
而包括诸如在时间依赖性
并行扩展借来的数量，可共享的膨胀式
器，不同的X和Y布线通道中使用数量等
在XPLA架构，用户知道前面是否
该设计能够满足系统定时要求。这是
由于时序模型的简单性。例如，在
该XCR5064C设备，用户知道了前面，如果一个
定的输出使用五个乘积项或以下，则
t
PD
= 7.5纳秒，经t
SU_PAL
= 4纳秒，和T
CO
= 5.5纳秒。如果一个
输出是使用6 37个乘积项，一个额外的2ns的
必须被添加到T
PD
和T
SU
时序参数
占经解放军阵列传播的时间。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS CPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思公司提供的CPLD这是
高性能，低功耗，打破了款
digm是具有低功耗，必须具有低perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR5064C TotalCMOS CPL的频率。
输入引脚
t
PD_PAL
=组合PAL ONLY
t
PD_PLA
=组合PAL +解放军
输出引脚
输入引脚
注册
t
SU_PAL
= PAL ONLY
t
SU_PLA
= PAL +解放军
D
Q
注册
t
CO
输出引脚
全局时钟引脚
SP00441
图4 ：的CoolRunner时序模型
100
典型
80
60
I
CC
（MA ）
40
20
0
0
20
40
60
80
100
频率（MHz）
120
140
160
180
200
SP00663
图5 ：我
CC
在主场迎战V频率
CC
= 5V, 25
°
C
表1：我
CC
与频率的关系
(V
CC
= 5.0V ， 25 ° C）
频率（MHz）
典型的我
CC
（MA ）
5
0
0.1
1
0.5
20
8.6
40
17.1
60
25.6
80
33.9
100
42.2
120
50.3
140
58.3
160
66.4
180
74.7
200
82.7
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DS044 （ V1.1 ） 2000年2月10日
