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R
XCR5064C ： 64宏单元CPLD具有增强的时钟
XPLA架构
图1
示出了一个64宏单元的高级框图
设备实施XPLA架构。该XPLA
架构由逻辑块是相互关联的
由零功耗互连阵列（ ZIA ） 。齐亚是vir-
图阿尔交叉点开关。每个逻辑块实质上是一个
与来自ZIA和16宏观36输入36V16设备
细胞。每个逻辑块还提供了32 ZIA反馈路径
从宏单元和I / O引脚。
从这个角度来看，这种结构看起来象许多
其他CPLD体系结构。是什么让的CoolRunner
家族独特的是什么，是每个逻辑块和内部
设计技术用于实现这些逻辑块。
逻辑块的内容将在下面说明。
控制预置/复位和输出使能16巨的
rocells '触发器。此外， 2的控制条件可以
被用作时钟信号（见宏单元结构见第
化的细节） 。在PAL阵列由一个可编程的
与阵列固定或阵列，而解放军阵列CON-
一个可编程与阵列可编程的sists
或阵列。在PAL阵列提供了高速路
通过数组，而解放军阵列提供了增强
产品期限密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR5064C设备
通过PAL阵列为7.5纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA产品而言仅仅是2.0纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR5064C
产品条款是9.5纳秒（ ns的7.5为PAL + 2.0纳秒的
PLA） ..
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。 6个控制项可以单独CON组
想通如任一SUM或产品上，并用于
MC0
MC1
I / O
MC15
16
16
ZIA
MC0
MC1
I / O
MC15
16
16
16
16
逻辑
块
36
36
逻辑
块
16
16
逻辑
块
36
36
逻辑
块
MC0
MC1
I / O
MC15
MC0
MC1
I / O
MC15
SP00439
图1 ：赛灵思CPLD XPLA建筑
DS044 （ V1.1 ） 2000年2月10日
www.xilinx.com
1-800-255-7778
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