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R
XCR5064C : 64宏单元CPLD具有增强的时钟
终端
了CoolRunner XCR5064C CPLD是TotalCMOS
设备。与其它CMOS器件,重要的是要
考虑如何正确地终止未使用的输入和I / O
当引脚制造印刷电路板。允许未使用的输入
和I / O引脚悬空会导致电压是在直线
在CMOS的输入结构的区域,这可以增加
该装置的功率消耗。该XCR5064C
CPLD器件具有可编程片上下拉电阻上
每个I / O引脚。这些下拉都将自动激活
通过为所有未使用的I / O引脚的钳工软件。需要注意的是一个I / O
宏蜂窝用作掩埋逻辑不具有的I / O的
引脚用于输入被认为是未使用的,并且
下拉电阻将被导通。我们建议
在XCR5064C设备上的任何未使用的I / O引脚留
悬空。
有与无关联的片上下拉结构
专用输入引脚。赛灵思建议,任何
未使用的专用输入与外部10K终止
上拉电阻。这些引脚可以直接连接到
V
CC
或GND ,而是使用外部上拉电阻main-
tains最大的设计灵活性应未使用的一个
专用输入需要,由于未来的设计变更。
当使用JTAG / ISP的功能,这也是recom-
谁料到10K
上拉电阻器被上每个用于
4强制性的信号。让这些信号可以浮动
引起TMS的电压接近地,这
可能导致设备在unspec-进入JTAG / ISP模式
后指定时间。请参阅应用笔记
JTAG和ISP超额
鉴于赛灵思XPLA1和XPLA2的CPLD
终止
未使用的I / O引脚赛灵思XPLA1和XPLA2
的CoolRunner CPLD实现
了解更多信息。
JTAG和ISP接口技术
对于一些行业建立的方法存在
JTAG / ISP与CPLD的等综合税务局局长接口
cuits 。赛灵思XCR5064C支持以下甲
ODS :
PC并行端口
工作站或PC串行端口
嵌入式处理器
自动测试设备
第三方编程
高端ISP工具
有关JTAG和ISP的XCR5064C更多详细信息,请参阅
在相关的应用笔记:
JTAG和ISP概述
赛灵思XPLA1和XPLA2的CPLD。
DS044 ( V1.1 ) 2000年2月10日
www.xilinx.com
1-800-255-7778
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