4.函数码头
信号名称
GND
终奌站
号
17, 25,
39, 56,
77, 105,
127,
163, 176
33, 61,
100,121,
149,
161,
162,165,
166,167
12, 88,
144
175
输入/
产量
动力
来源
逻辑
描述
提供一个负电源。
确保连接所有这些终端。
VDD5
动力
来源
供应+5 VDC电源。
允许的电源电压范围为+ 5VDC ±10 ％ 。
确保连接所有这些终端。
VDD3
动力
来源
输入
CLK
164
输入
IF0
IF1
1
2
输入
供应+3.3 V直流电源。
允许的电源电压范围为3.3伏±10 ％ 。
确保连接所有这些终端。
负输入复位信号。
请确保打开电源后，设置该信号为低，并
才开始操作。输入和控股
低至少
8个基准时钟周期的。
对于复位后对芯片的状态的详细信息，请参阅第11-1 ，
"Reset" ，本手册中。
输入的CMOS电平的参考时钟信号。
（信号比CLK等都是TTL电平输入。 ）
参考时钟频率为19.6608兆赫。 LSI的创建
基于该终端上的时钟输入端输出脉冲。
进入CPU - I / F模式
IF1 IF0
中央处理器
CPU的信号连接到所述
例子
终奌站
A0
68000 +5 V R /
H8
（GND）的
8086
（GND）的就绪
Z80
A0
和
码头
L
L
H
H
3
4
5
610个
11
输入
输入
输入
输入
L
H
L
H
A0到A3
负当该端子上的信号电平为低时，所述
终端将是有效的。
阴性连接的I / F的信号给CPU。该
和
端为低电平。
是有效的，当
积极的地址控制信号
负输出一个中断请求信号（IRQ）到外部的CPU。
之后该终端被接通时，该信号将返回到OFF
当RESET （错误中断原因）或RIST （事件中断
被接收到的原因）信号。该输出状态可以通过检查
一个MSTSW （主要地位）的指令信号。
信号可以被屏蔽。
该
当一个以上的6045B的LSI的情况下，有线或连接
间
端是不允许的。
13
输出负输出的等待请求信号，以致使CPU的等待。
在LSI需要4个基准时钟周期来处理每
信号不被使用，确保了
命令。如果
在此期间外部CPU不访问该LSI 。
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