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飞思卡尔半导体公司
SIGNAL /连接描述
端口A和端口B
表1-6
端口A和端口B（续）
信号
名字
AD0–AD31
BD0–BD31
TYPE
输入/
产量
状态
中
RESET
三态
信号说明
数据总线
-D0 - D31有三态，高电平有效，双向
输入/是否DSP输出的总线主控与否。该
数据使能（ DE）输入作为输出使能控制
D0 - D31 。作为总线主控，数据线被控制
所述CPU的指令执行或DMA控制器。 D0
D31也是主机接口的数据线。如果不存在
外部总线活动， D0- D31为三态。
空间选择 -
这些信号可以在不同的观看
方法，根据不同的外部存储器是如何
映射。他们支持分裂之间的存储空间
端口映射和多重存储空间到同
物理存储器位置。 S0和S1是输出时
DSP是总线主控器和三态当DSP的是不是一个
总线主控器。定时是相同的地址线A0
A31.
读/写？
R / W是一个输出时， DSP是总线
主站和一个输入时，不是总线主控。总线主控器
定时是一样的DSP96002地址线，给人一种
“早写”信号DRAM接口。 R / W为高电平
一个读访问和低的写访问。在R / W引脚
还主机接口读/写输入。作为输入时，读/写
可以改变异步地相对于输入时钟。
R / W变高，如果在一个未使用的外部总线
指令周期。
写选通
-WR是一个输出，当DSP是总线
主站和三态时，它并不是一个总线主控器。 WR
支持无缝连接到外部的SRAM 。 WR是
在外部存储器的写周期，表明断言
该地址线A0 -A32 ， S1，S0 ， BS ，BL和R / W是
稳定。输出数据进入到数据总线之后， WR为
断言。 WR需要一个弱外部上拉电阻和
可以直接连接到一个静态RAM的WE管脚。
公交Strobe-
BS为输出时， DSP是总线
主站和三态时，它并不是一个总线主控器。巴士频闪
被断言在一个总线周期的开始（提供一“早
公交车启动“信号DRAM接口），并在拉高
该总线周期结束。早期的否定提供
“早班车结束”信号，外部总线的控制是有用的。如果
外部总线一个指令周期中，基站中不使用
仍无效，直到下一个外部总线周期。
飞思卡尔半导体公司...
AS0–AS1
BS0–BS1
产量
三态
出/写入
BR / W
输入
or
产量
三态
AWR
BWR
产量
三态
ABS
BBS
产量
三态
摩托罗拉
DSP96002 / D ，第2版
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