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初步
引脚德网络nitions
（续）
引脚名称
ADV / LD
I / O类型
输入 -
同步
引脚说明
CY7C1470V25
CY7C1472V25
CY7C1474V25
前进/负载输入用于推进芯片地址计数器或加载一个新的地址。
当高（和CEN为低电平）内部突发计数器前进。 LOW时，一
新的地址可以被装载到该装置用于接入。被取消后， ADV / LD应
被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。
如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。
结合装置内部的同步逻辑块
控制的I / O引脚的方向。当低时，I / O引脚被允许表现为输出。
当拉高高， I / O引脚三态，并作为输入数据引脚。 OE被屏蔽
写过程的数据部分中，在第一时钟从一个新出现的时
取消选择状态，当设备已取消。
时钟使能输入，低电平有效。
当置位低电平的时钟信号被识别
SRAM 。当无效高电平的时钟信号被屏蔽。由于取消断言CEN不
取消选择该设备，岑可用于在需要时扩展的前一周期。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
由指定的
[18:0]
在读周期的前一个时钟的上升。引脚的方向
通过OE和内部控制逻辑控制。当OE为低电平时，引脚可以表现
为输出。当HIGH ， DQ
a
-DQ
h
被放置在一个三态条件。的输出是
写序列的数据部分中自动三态，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消，不管OE的状态。
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
[71:0]
。中
写序列， DQP
a
通过控制体重
a
， DQP
b
通过控制体重
b
， DQP
c
通过控制
BW
c
和DQP
d
通过控制体重
d
， DQP
e
通过控制体重
e,
DQP
f
通过控制体重
f,
DQP
g
通过控制体重
g,
DQP
h
通过控制体重
h
.
模式输入。
选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。 MODE不应该运行过程中改变状态。
当悬空模式将默认为高电平，以交错的突发订单。
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。
CLK
CE
1
CE
2
CE
3
OE
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
I / O-
同步
DQ
s
DQP
X
I / O-
同步
模式
输入带针
TDO
JTAG串行
产量
同步
TDI
TMS
TCK
V
DD
V
DDQ
V
SS
NC
E(144,
288)
ZZ
JTAG串行输入
串行数据，在到JTAG电路。
采样于TCK的上升沿。
同步
测试模式选择
该引脚控制测试访问端口状态机。
采样于TCK的上升沿。
同步
JTAG时钟
电源
地
–
–
输入 -
异步
时钟输入JTAG的电路。
电源输入到该装置的核心。
地面的装置。
应连接到该系统的地面。
未连接。
该管脚没有连接到模具上。
这些引脚没有连接。
它们将被用于扩充至144M和288M的密度。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。在正常操作期间，该引脚可以连接到V
SS
或左
浮动。
I / O电源
电源为I / O电路。
文件编号： 38-05290牧师* E
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