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FPSLIC双端口
SRAM
特征
双端口SRAM读操作期间工作在单时钟边沿控制模式下，
和双边缘在写操作期间的控制模式。地址是内部时钟
上的时钟信号（ME）的上升沿。地址没有ME的上升沿任何改变
不考虑。
在读取模式下，时钟上升沿触发读取数据，而不会对任何显著的约束
长度的时钟脉冲。 WE信号必须在上升而改变，并举行低
ME的边缘，以表示一个读周期。那么WE信号应保持，直到落下低
在时钟的边缘。
在写入模式下，施加到输入端的数据被锁存，在WE或下降沿继续任下降沿
荷兰国际集团的时钟，以较早者为准自带的边缘，并写入内存。此外，我们必须高
ME的上升沿之前，以表示一个写周期。如果数据的输入在写周期发生变化，
唯一的值存在于写端被认为是与写入地址主频的
我起来。写周期结束的跌倒不会变成一个读周期 - 下一个周期将是
一个读周期，如果我们仍然很低期间上涨ME边缘。
图83 。
SRAM读周期时序图
ADDR
地址有效
t
ADS
CLK （ ME ）
t
RDS
t
ADH
t
MEL
t
MEH
t
RDH
WE
t
ADS
t
ADH
t
RDS
t
RDH
t
加
t
MEH
t
MEL
- 地址设置
- 地址保持
- 读周期设置
- 读周期保持
- 访问从posedge我时间
- 最小ME高
- 最小ME低
t
加
数据读取
以前的数据
输出有效
图84 。
SRAM写周期时序图
ADDR
地址有效
t
ADS
CLK （ ME ）
t
WRS
WE
t
WDS
t
WDS
数据写入
t
WDH
t
WDH
t
ADH
t
ADS
- 地址设置
t
ADH
- 地址保持
t
WRS
- 写周期设置
t
MPW
- 最低写入时间
t
WDS
- 数据建立到写结束
t
WDH
- 数据保持撰写完
t
MPW
t
MPW
数据有效
框架接口
FPGA的帧时钟相位选择（参见“系统控制寄存器 - FPGA / AVR ”上
第30页） 。本文指的是时钟在FPGA /双端口SRAM接口ME （在
ME的关系数据，地址和写使能不改变） 。默认情况下， FrameClock是
倒（ME = FrameClock ） 。选择非反转相位分配ME = FrameClock 。
回想一下，在双端口SRAM工作在单时钟边沿控制模式下读取操作
在写入系统蒸发散和双沿时钟控制模式。地址是内部时钟
上的时钟信号（ME）的上升沿。地址没有ME的上升沿任何改变
不考虑。
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AT94K系列FPSLIC
牧师1138F - FPSLI - 6月2日
