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表51 。
FPSLIC接口时序信息
(1)
3.3V商业± 10％
符号
t
IXG4
t
IXG5
t
IXC
t
IXI
参数
时钟延迟从XTAL2垫
以GCK_5访问FPGA内核
时钟延迟从XTAL2垫
以GCK_6访问FPGA内核
时钟延迟从XTAL2垫
以AVR内核时钟
时钟延迟从XTAL2垫
以AVR I / O时钟
最低
3.6
3.9
2.8
3.5
典型
4.8
5.2
3.7
4.7
最大
7.6
8.1
6.3
7.5
3.3V工业± 10％的
最低
3.4
3.6
2.5
3.2
典型
4.8
5.2
3.7
4.7
最大
7.9
8.8
6.9
7.8
单位
ns
ns
ns
ns
t
CFIR
t
CFIW
AVR内核时钟FPGA
I / O读使能
AVR内核时钟
FPGA I / O写使能
5.3
5.2
6.6
6.6
7.9
7.9
4.4
4.4
6.6
6.6
9.2
9.2
ns
ns
t
CFIS
t
FIRQ
AVR内核时钟
FPGA I / O选择主动
FPGA中断网
传播延迟AVR内核
6.3
0.2
7.8
0.2
9.4
0.3
5.3
0.1
7.8
0.2
11.0
0.3
ns
ns
t
IFS
t
FRWS
t
FAS
t
外籍家政工人
t
FDRS
注意：
SRAM FPGA的时钟来
片上SRAM
FPGA SRAM写
Stobe片上SRAM
FPGA的SRAM地址有效到
片上SRAM地址有效
FPGA写数据有效
片上SRAM数据有效
片上SRAM数据有效到
FPGA读取数据有效
6.1
4.4
5.4
1.3
0.2
7.7
5.5
6.7
1.7
0.2
7.7
5.5
6.7
2.0
0.2
4.9
3.7
4.3
1.3
0.2
7.7
5.5
6.7
1.7
0.2
7.7
5.5
6.7
2.0
0.2
ns
ns
ns
ns
ns
1.插入延迟从XTAL2规定。这些延迟是更有意义，因为XTAL1到XTAL2延迟敏感
略去对XTAL2系统负载。如果有必要，以驱动外部设备与系统时钟，装置应使用
XTAL2输出引脚。请记住， XTAL2反转相比， XTAL1 。
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AT94K系列FPSLIC
牧师1138F - FPSLI - 6月2日
