ADF7011
电路描述
参考输入部分
预分频器，相位频率检测器（ PFD ）和
电荷泵
板上晶体振荡器电路（图2），使得
使用廉价的石英晶体作为PLL的参考。该
振荡器电路可以通过设置使能
XOE
低。它是通过使
默认上电并通过使CE的电平禁止。两
并联谐振电容器在所需的振荡
正确的频率;这些值依赖于晶
规范。在晶体中的误差可以通过纠正
在R寄存器错误校正寄存器。单端
参考（TCXO ， CXO ）可被使用。在CMOS电平应
被应用到OSC2 ，用
XOE
置高。
OSC2
10pF
双模预分频器（P / P + 1 ）把RF信号
从VCO到一个较低的频率上是可控的
CMOS计数器。
PFD接受从R计数器和N计数器输入
(N =
INT
+
分数）
并产生一个输出正比于
它们之间的相位差和频率差。图4是一个
简化原理图。
V
P
收费
泵
HI
D1
Q1
UP
U1
R分频器
100k
OSC1
500k
NC
卜FF器
SW1
晶振
残
与R计数器和
CLK
OUT
DIVIDE
10pF
100k
CLR1
延迟
元素
U3
CP
图2.振荡器电路的ADF7011
HI
CLR2
D2
Q2
下
CLK
OUT
分频器和缓冲器
在CLK
OUT
电路利用来自基准时钟信号
振荡器部分上面并提供一个向下分50:50 mark-
空间信号至CLK
OUT
引脚。偶数分频为230是
可用。这种划分是由四个MSB在R寄存器中。
上电时，在CLK
OUT
默认值16分。
DV
DD
U2
N分频器
CP
GND
R分频器
N分频器
CLK
OUT
使能位
CP输出
OSC1
分频器
115个
DIVIDE
2
CLK
OUT
图4. PFD舞台
图3. CLK
OUT
舞台
在PFD包括设定的宽度的延迟元件
反冲脉冲。这在ADF7011的典型值是
3纳秒。这个脉冲可以确保有在PFD中无死区
传递函数并最大限度地减少相位噪声和参考杂散。
MUXOUT和锁定检测
输出缓冲器以CLK的
OUT
可通过置位DB4中启用
功能寄存器高。上电时，该位被置高。
输出缓冲器可驱动高达20 pF负载有10 ％的增长
时间在4.8兆赫。更快的边缘可能会导致某些杂散
馈通到输出端。串联一个小电阻（ 50
)
可以
用慢时钟边缘，以减少这些杂散以F
CLK
.
v计数器
该MUXOUT引脚允许用户访问各种内部
在ADF7011点。 MUXOUT的状态被控制
由位M1至M4中的功能寄存器。
稳压器就绪
4位R计数器除以参考输入频率
从1到15的整数的分频信号出现
作为基准时钟的相位频率检测器（PFD ） 。
分频比设定在R寄存器。最大限度地PFD
频率降低的N值。具有较高的PFD将
导致杂散分量的更高的水平。的PFD
接近400 MHz的建议。这减少了噪声多
合股在20日志（N）到输出端，速率以及降低
出现杂散分量的。 R寄存器的默认值
以R = 1上电。
这是默认的发送器后MUXOUT设置
已经被加电。稳压器的电源启动时间是
通常50
s.
由于串行接口从供电
调节器，它是必要的调节器是在其标称
该ADF7011前电压可被编程。状态
该调节器可以在MUXOUT进行监测。一旦
在MUXOUT调节器就绪信号为高时，编程
该ADF7011可以开始。
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