AD14060/AD14060L
存储器读总线主控
使用这些规范的异步接口连接到memo-
里斯（和内存映射的外设）不参考
CLKIN 。这些规范适用于在AD14060 /
AD14060L是总线主机访问外部存储器空间。
5V
参数
时序要求：
地址，延迟到数据有效
1, 4
t
DAD
RD
低到数据有效
1
t
DRLD
从报告数据保持
2
t
HDA
t
HDRH
从数据保持
RD
高
2
ACK延迟从地址
3, 4
t
DAAK
ACK延迟从
RD
低
3
t
DSAK
开关特性：
地址保持后
RD
高
t
DRHA
t
DARL
地址
RD
低
4
RD
脉宽
t
RW
RD
高
WR ， RD ， DMAGx
低
t
RWR
民
这些开关特性也适用于总线主控同步
异步的读/写时序（见同步读/写 - 公交车
掌握下面） 。如果满足了这些时序要求，同步
异步的读/写定时，可以忽略（反之亦然） 。
3.3 V
最大
17.5 + DT + W
11.5 + 5DT / 8 + W
民
最大
17.5 + DT + W
11.5 + 5DT / 8 + W
1
2.5
13.5 + 7DT / 8 + W
7.5 + DT / 2 + W
13.5 + 7DT / 8 + W
7.5 + DT / 2 + W
单位
ns
ns
ns
ns
ns
ns
1
2.5
–0.5 + H
1.5 + 3DT / 8
12.5 + 5DT / 8 + W
8 + 3DT / 8 + HI
–0.5 + H
1.5 + 3DT / 8
12.5 + 5DT / 8 + W
8 + 3DT / 8 + HI
ns
ns
ns
ns
t
SADADC
地址设置ADRCLK前高
4
-0.5 + DT / 4
-0.5 + DT / 4
ns
W = （在等待寄存器中指定的等待状态数）
×
t
CK 。
HI = T
CK
（如果一个地址保持周期或总线空闲周期时，所指定的等待寄存器;否则HI = 0）。
H =吨
CK
（如果一个地址保持周期发生指定在WAIT寄存器;否则H = 0）。
笔记
数据时延/安装：用户必须满足吨
DAD
或T
DRLD
或同步规范吨
SSDATI
.
2
数据保持：用户必须满足吨
HDA
或T
HDRH
或同步规范吨
HDATI
。请参阅系统保持在测试条件下的时间计算为保持时间的计算
鉴于电容和直流负载。
3
ACK延迟/安装：用户必须满足吨
DSAK
或T
DAAK
或同步规范吨
SACKC
.
4
为
MSX ， SW ， BMS ，
下降沿被引用。
1
地址
MSX ， SW
血粉
t
DARL
RD
t
RW
t
DRHA
t
HDA
t
DRLD
t
DAD
数据
t
HDRH
t
DSAK
t
DAAK
确认
t
RWR
WR ， DMAG
t
SADADC
ADRCLK
（下）
图14.存储器读总线主控
–18–
REV 。一
