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SN65LV1021/SN65LV1212
10 MHz至40 MHz时， 10 ： 1 LVDS串行器/解串器
SLLS526F - 2002年2月 - 修订2002年11月
在推荐工作电源解串器时序要求和REFCLK
温度范围（除非另有规定）
参数
tRFCP
tRFDC
TT （RF）的
REFCLK期
REFCLK占空比
REFCLK过渡时间
测试条件
民
25
40%
典型值
T
50%
3
最大
100
60%
6
ns
单位
ns
在推荐的工作电源和温度的解串器开关特性
范围（除非另有规定）
参数
TRCP
tTLH （ C）
TTHL （ C）
TD （ D）
TSU （ ROS ）
T（ ROH ）
T（ RDC ）
TD （ HZ ）
TD （ LZ ）
TD （ ZH ）
TD （ ZL ）
t(DSR1)
接收了时钟周期
CMOS / TTL低到高的转变
时间
CMOS / TTL高电平到低电平的跳变
时间
解串器的延迟，
见图12
ROUT0 - ROUT9设置数据
RCLK
ROUT0 - ROUT9保存数据到
RCLK
RCLK占空比
高到高阻抗状态
延迟
低到高阻抗状态
延迟
高阻抗状态到高
延迟
高阻抗状态到低
延迟
解串器PLL的锁定时间
PWRDN
（有SYNCPAT ）
解串器PLL的锁定时间
SYNCPAT
高阻抗状态到高
延时（上电）
解串器噪声容限
见图17
和注8
10兆赫
参见图15 ，
图16中，与
注7：
40 MHZ
10兆赫
40 MHZ
LOCK
10兆赫
40 MHZ
3680
1100
ROUT0–
ROUT 9 ，
LOCK
见图13
RCLK
TEST
条件
T（ RCP ） = T （ TCP ）
见图11
CL = 15 pF的，
参见图5
房间
温度，
3.3 V
PIN /频率
RCLK
ROUT0–
ROUT 9 ，
LOCK ，
RCLK
10兆赫
40 MHZ
2 × TRCP + 9
2 × TRCP + 6
0.4×tRCP
- 0.4 × TRCP
40%
0.5×tRCP
ns
- 0.5 × TRCP
50%
6.7
4.6
5.5
4.8
60%
8
8
8
8
(1024+26)tRFCP
(1024+26)tRFCP
0.7
0.2
3
ns
ps
s
s
ns
ns
ns
民
25
0.7
1.1
典型值
最大
100
2.5
2.5
2.833 × TRCP + 14
2.833 × TRCP + 10
单位
ns
ns
ns
ns
见图14
ns
t(DSR2)
TD （ ZHL ）
T（ RNM ）
注： 7吨（ DSR1 ）表示需要解串器的时间注册，离开时锁定发生在上电或
掉电模式。吨（ DSR2 ）表示已发生的加电并启动一个锁定寄存器所需的时间
当输入（RI ± ）条件下，从没有接收到数据接收的同步模式（ SYNCPATs ）改变解串器。在
为了指定解串器PLL性能tDSR1和tDSR2与REFCLK积极，稳定的和具体条件规定
的SYNCPATs 。
8. tRNM表示相位噪声或抖动，该解串器可在输入数据流中经受发生比特错误之前。
10
邮政信箱655303
达拉斯，德克萨斯州75265
