位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第544页 > ASM5I9772AG-52-ET > ASM5I9772AG-52-ET PDF资料 > ASM5I9772AG-52-ET PDF资料1第3页
2005年6月
修订版0.3
引脚说明
1
针
11
12
9
10
44, 46, 48, 50
32, 34, 36, 38
16, 18, 21, 23
29
31
25
6
2
8
7
52
14
5, 26, 27
42, 43
40, 41
19, 20
3
4
45, 49
33, 37
22, 17
13
28
1
15, 24, 30,
35, 39, 47, 51
ASM5I9772A
名字
XIN
XOUT
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
FB_IN
SYNC
PLL_EN
MR＃ / OE
TCLK_SEL
REF_SEL
VCO_SEL
INV_CLK
FB_SEL （2 ：0）
SELA(1,0)
SELB(1,0)
SELC(1,0)
SCLK
SDATA
VDDQA
VDDQB
VDDQC
AVDD
VDD
AVSS
VSS
I / O
I
O
我， PU
我， PU
O
O
O
O
我， PU
O
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
供应
供应
供应
供应
供应
供应
供应
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
晶体振荡器的输入。
描述
晶体振荡器的输出。
LVCMOS / LVTTL参考时钟输入。
LVCMOS / LVTTL参考时钟输入。
时钟输出组A.
时钟输出的银行B.
时钟输出的银行C.
反馈时钟输出。
连接到FB_IN正常
操作。
反馈时钟输入。
连接到Fb_out分别为正常
操作。该输入应该在相同的电压轨作为输入
参考时钟。看
表1中。
同步脉冲输出。
此输出用于系统
同步。
PLL使能/旁路输入。
当低， PLL是
禁用/旁路和输入时钟连接到输出
分频器。
主复位和输出使能/禁止输入。
SEE
表2
LVCMOS时钟参考选择输入。
SEE
表2中。
LVCMOS / LVPECL参考选择输入。看
表2中。
VCO工作频率选择输入。
SEE
表2中。
QC （ 2,3 ）相选择输入。
SEE
表2中。
反馈分压器选择输入。
SEE
表6 。
频率选择输入，银行A.
SEE
表3中。
频率选择输入，银行B.
SEE
表4 。
频率选择输入，银行C.
SEE
表5 。
串行时钟输入。
串行数据输入。
2.5V或3.3V电源对银行A输出时钟
2,3
.
2.5V或3.3V电源对银行B输出时钟。
2,3
2.5V或3.3V电源对银行C的输出时钟。
2,3
2.5V或3.3V PLL电源。
2,3
2.5V或3.3V电源的核心和投入。
2,3
模拟地。
共同点。
注： 1.PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚
其高频滤波特性将通过迹线的引线电感被取消。
3 AVDD和VDD端子必须连接到电源电平为至少低于VDDQA ， VDDQB和VDDQC功率的相等或更高
电源引脚。
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
3 15
