AD9802
1
CCD信号
（延迟相匹配
实际采样
边）
2
3
4
5
6
7
N
N+1
N+2
N+3
N+4
SHD
SHP
实际
采样
EDGE
35ns
ADCCLK
35ns
t
ID
t
OD
数字输出
t
H
数据N - 1
数据N
输出载荷C
L
= 20pF的
输出延迟
t
OD
= 15ns的
保持时间
t
H
= 2ns的
内部时钟延时
t
ID
≤ 3纳秒
延时为5个周期
图12.时序图
SHP
SHD
PRE -ADC
输出锁存器
5ns
10ns
PRE -ADC
输出锁存器
数据转换
5ns
ADCCLK
20ns
INHIBITED期
FOR ADCCLK
上升沿
上升沿
在任何地方
这个时期确定
图13. ADCCLK时序边缘
第0版
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